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嵌入式/单片机编程

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2014-01-25 04:03

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FIFO（先进先出队列）通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）为了实现正确的读写和避免FIFO的上溢或下溢，给出与读时钟和写时钟分别同步的FIFO的空标志（empty）和满标志（full）以禁止读写操作。

源码文件列表

📂 共 12 个源码文件点击文件名可在线查看源代码

1 📄

fifowritegen.v

大小: 1.73 KB

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2 📄

fifotestbench.do

大小: 467 B

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3 📄

altera_mf.v

大小: 64 KB

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4 📄

fifotestbench.v

大小: 1.7 KB

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5 📄

220model.v

大小: 64 KB

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6 📄

dpram.v

大小: 9.3 KB

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7 📄

vsim.wlf

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8 📄

fifodpraminterface.v

大小: 1.83 KB

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9 📄

emptyfullgen.v

大小: 2.42 KB

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10 📄

fifopar.v

大小: 1.52 KB

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11 📄

fifotop.v

大小: 1.69 KB

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12 📄

fiforeadgen.v

大小: 1.84 KB

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