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用VHDL设计一个4位二进制并行半加器
用VHDL设计一个4位二进制并行半加器
文章/文档
2 K
168 次下载
2014-11-24
资源详细信息
文件格式
RAR
文件大小
2 K
资源分类
文章/文档
上传者
rickie936
发布时间
2014-11-24 12:21
下载统计
168
次
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2 积分
用VHDL设计一个4位二进制并行半加器 - 资源详细说明
用VHDL设计一个4位二进制并行半加器,要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出
用VHDL设计一个4位二进制并行半加器 - 源码文件列表
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