💻 这是一个用MAX+PLUSII开发FPGA（1K30器件）开发的李沙育图形发生器（硬件描述语言部分） - 源码文件列表

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源码文件总数： 50 个
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序号
文件名
文件大小
操作
151
📄 test2(16).cnf
0 B
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152
📄 hz100(1).cnf
0 B
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153
📄 bfreyuz.ttf
64 KB
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154
📄 sysclock(1).cnf
0 B
查看源码
155
📄 top(37).cnf
0 B
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156
📄 top(26).cnf
0 B
查看源码
157
📄 test2(10).cnf
0 B
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158
📄 bchanle.mmf
0 B
查看源码
159
📄 top(15).cnf
0 B
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160
📄 phader.snf
0 B
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161
📄 sysclock.vhd
464 B
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162
📄 hz100(6).cnf
0 B
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163
📄 sysclock.pof
0 B
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164
📄 top(10).cnf
0 B
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165
📄 test.hex
64 KB
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166
📄 top(3).cnf
0 B
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167
📄 test2.hex
64 KB
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168
📄 phader.hif
4.55 KB
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169
📄 phader.hex
64 KB
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170
📄 top.mmf
0 B
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171
📄 test(8).cnf
0 B
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172
📄 bfreyuz.mmf
0 B
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173
📄 test2(1).cnf
0 B
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174
📄 phader.sym
0 B
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175
📄 sysclk.ndb
0 B
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176
📄 phyuz.sym
0 B
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177
📄 test2(15).cnf
0 B
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178
📄 arom_inst.vhd
104 B
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179
📄 test2.acf
15.58 KB
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180
📄 mcu.hex
64 KB
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181
📄 top(46).cnf
0 B
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182
📄 mcu.ttf
64 KB
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183
📄 brom_inst.vhd
104 B
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184
📄 top(9).cnf
0 B
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185
📄 phader(6).cnf
0 B
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186
📄 phyuz.pin
7.38 KB
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187
📄 phyuz.hex
64 KB
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188
📄 phyuz(7).cnf
0 B
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189
📄 test.ttf
64 KB
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190
📄 sysclock.pin
7.38 KB
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191
📄 achanle.mmf
0 B
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192
📄 phader.mmf
0 B
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193
📄 top(30).cnf
0 B
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194
📄 test.ndb
0 B
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195
📄 sysclock.fit
2.29 KB
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196
📄 sysclk.cnf
0 B
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197
📄 bfreyuz(2).cnf
0 B
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198
📄 top(19).cnf
0 B
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199
📄 u6181081.dls
0 B
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200
📄 top.cnf
0 B
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