💻 这是一个用MAX+PLUSII开发FPGA（1K30器件）开发的李沙育图形发生器（硬件描述语言部分） - 源码文件列表

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源码文件总数： 50 个
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序号
文件名
文件大小
操作
101
📄 top(20).cnf
0 B
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102
📄 u4204945.dls
0 B
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103
📄 bfenpin.pof
0 B
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104
📄 test2.ttf
64 KB
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105
📄 ader.sym
0 B
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106
📄 hz100.vhd
474 B
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107
📄 test.rpt
43.47 KB
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108
📄 achanle.snf
0 B
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109
📄 phyuz.acf
15.58 KB
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110
📄 phader.acf
15.58 KB
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111
📄 sysclk.ttf
64 KB
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112
📄 bchanle.rpt
30.87 KB
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113
📄 u8211658.dls
0 B
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114
📄 u2047170.dls
0 B
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115
📄 u1029345.dls
0 B
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116
📄 phyuz.pof
0 B
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117
📄 sysclk.mmf
0 B
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118
📄 u8531798.dls
0 B
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119
📄 bchanle(1).cnf
0 B
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120
📄 bchanle.pof
0 B
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121
📄 hz100.hex
64 KB
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122
📄 top(47).cnf
0 B
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123
📄 sysclk.sym
0 B
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124
📄 phader.ndb
0 B
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125
📄 phyuz(4).cnf
0 B
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126
📄 hz100(7).cnf
0 B
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127
📄 sysclk.rpt
23.27 KB
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128
📄 achanle.hex
64 KB
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129
📄 bchanle.vhd
600 B
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130
📄 test(4).cnf
0 B
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131
📄 bfenpin.snf
0 B
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132
📄 achanle.pin
7.38 KB
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133
📄 test2.mmf
0 B
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134
📄 hz100(4).cnf
0 B
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135
📄 sysclock(4).cnf
0 B
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136
📄 top(36).cnf
0 B
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137
📄 sysclock.hex
64 KB
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138
📄 achanle.fit
6.52 KB
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139
📄 achanle.rpt
31.28 KB
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140
📄 bfreyuz(1).cnf
0 B
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141
📄 achanle.inc
1.5 KB
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142
📄 sysclock.rpt
23.29 KB
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143
📄 top.gdf
0 B
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144
📄 sysclk.hex
64 KB
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145
📄 top(16).cnf
0 B
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146
📄 bfenpin.hex
64 KB
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147
📄 sysclock.ttf
64 KB
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148
📄 test(9).cnf
0 B
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149
📄 phyuz(6).cnf
0 B
查看源码
150
📄 top(49).cnf
0 B
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