💻 经典的verilog hdl的48个案例 - 源码文件列表

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源码文件总数： 38 个
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序号
文件名
文件大小
操作
1
📄 spi_interface.v
8.82 KB
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2
📄 tcounter.v
440 B
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3
📄 mult16.v
3.2 KB
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4
📄 ram256x8_altera.v
549 B
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5
📄 wpulse.v
3.99 KB
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6
📄 mult_piped_8x8_2sc.v
1.9 KB
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7
📄 addbook1.v
0 B
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8
📄 uart.v
7.51 KB
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9
📄 s95.log
6 B
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10
📄 counter.v
1.1 KB
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11
📄 counters_altera.v
2.87 KB
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12
📄 addbook2.v
0 B
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13
📄 compinst.v
471 B
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14
📄 traffic_ls.v
2.36 KB
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15
📄 addac.v
5.89 KB
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16
📄 addbook3.v
0 B
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17
📄 mux.v
1.64 KB
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18
📃 使用说明请参看右侧注释====〉〉.txt
1.03 KB
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19
📄 multiplier_16x16.v
4.8 KB
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20
📄 fifo.v
6.46 KB
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21
📄 testing.v
16.05 KB
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22
📄 reg12.v
251 B
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23
📄 addbook4.v
0 B
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24
📄 fsm.cdr
0 B
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25
📄 examplesb.doc
0 B
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26
📄 examples of verilog.v
6.3 KB
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27
📄 compile examples.v
8.13 KB
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28
📄 compilefsm.v
3.49 KB
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29
📃 bnf.txt
56.56 KB
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30
📃 examplesb.txt
38.03 KB
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31
📄 seqdet.v
1.83 KB
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32
📃 examplesa.txt
64 KB
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33
📄 statmach_altera.v
577 B
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34
📄 clock.v
3.41 KB
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35
📄 reginf.v
1.27 KB
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36
📄 control.c
39.26 KB
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37
📄 latchinf.v
258 B
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38
📄 div16.v
7.39 KB
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