💻 design compile synthesis user guide - 源码文件列表

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源码文件总数： 50 个
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序号
文件名
文件大小
操作
1
📄 top_mapped.db
0 B
查看源码
2
📄 .synopsys_dc.setup
721 B
查看源码
3
📄 class.db
0 B
查看源码
4
📄 top_cons.scr
10.88 KB
查看源码
5
📄 top_gtech.proj
1.86 KB
查看源码
6
📄 top_mapped.proj
1.86 KB
查看源码
7
📄 addr_fsm.v.bi
0 B
查看源码
8
📄 top.v.id
0 B
查看源码
9
📄 addr_combo.v.bi
0 B
查看源码
10
📄 addr_fsm.ra
0 B
查看源码
11
📄 top.ra
0 B
查看源码
12
📄 addr_combo.v.id
0 B
查看源码
13
📄 addr_combo.ra
0 B
查看源码
14
📄 top.v.bi
0 B
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15
📄 addr_fsm.v.id
0 B
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16
📄 top.scr
512 B
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17
📄 mapped_fast.scr
1.04 KB
查看源码
18
📄 setup.scr
1.33 KB
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19
📄 recompile.scr
1.05 KB
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20
📄 top_const.scr
1.06 KB
查看源码
21
📄 mapped.scr
1.02 KB
查看源码
22
📄 setup_fast.scr
1.33 KB
查看源码
23
📄 gtech_fast.scr
1.38 KB
查看源码
24
📄 gtech.scr
1.36 KB
查看源码
25
📄 constraints.scr
1.55 KB
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26
📄 top_fast.scr
527 B
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27
📄 clean
114 B
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28
📄 addr_combo.v
2.62 KB
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29
📄 addr_combo_fast.v
2.73 KB
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30
📄 addr_fsm.v
3.4 KB
查看源码
31
📄 top.v
2.29 KB
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32
📄 top_area.rpt
620 B
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33
📄 top_mapped_chk.rpt
10.36 KB
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34
📄 top_timing.rpt
6.28 KB
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35
📄 top_gtech_chk.rpt
1.1 KB
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36
📄 top_gtech.db
0 B
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37
📄 addr_fsm%verilog.syn
0 B
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38
📄 addr_combo%verilog.syn
0 B
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39
📄 addr_fsm.mr
8 B
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40
📄 top.mr
8 B
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41
📄 addr_fsm%verilog__verilog.syn
0 B
查看源码
42
📄 addr_combo.mr
8 B
查看源码
43
📄 addr_combo%verilog__verilog.syn
0 B
查看源码
44
📄 top%verilog__verilog.syn
0 B
查看源码
45
📄 top%verilog.syn
0 B
查看源码
46
📄 top_mapped.db
0 B
查看源码
47
📄 .synopsys_dc.setup
721 B
查看源码
48
📄 class.db
0 B
查看源码
49
📄 top_cons.scr
10.48 KB
查看源码
50
📄 top_gtech.proj
1.86 KB
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