💻 Ethernet(以太网)verilog ip core用verilogHDL语言写的以太网软核 - 源码文件列表

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1
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687 B
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2
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24 B
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3
📄 root
57 B
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4
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1.36 KB
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5
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22 B
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6
📄 root
57 B
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7
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252 B
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8
📄 repository
18 B
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9
📄 root
57 B
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10
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47 B
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11
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26 B
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12
📄 root
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13
📄 top_groups.do
8.7 KB
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14
📄 run_eth_sim_regr.scr
6.5 KB
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15
📄 clean
101 B
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16
📄 entries
143 B
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17
📄 repository
26 B
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18
📄 root
57 B
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19
📄 entries
47 B
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20
📄 repository
26 B
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📄 root
57 B
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📄 entries
50 B
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24
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📄 tb_eth.do
7.04 KB
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26
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93 B
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27
📄 repository
39 B
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28
📄 root
57 B
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29
📄 entries
50 B
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30
📄 repository
39 B
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31
📄 root
57 B
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32
📄 _info
57 B
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33
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89 B
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34
📄 repository
44 B
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35
📄 root
57 B
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36
📄 eth_wave.do
10.68 KB
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37
📄 ethernet.mpf
21.17 KB
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38
📄 do.do
2.93 KB
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39
📄 vlog.opt
68 B
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40
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175 B
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41
📄 repository
39 B
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42
📄 root
57 B
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43
📄 entries
3 B
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44
📄 repository
35 B
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45
📄 root
57 B
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46
📄 ncelab.args
154 B
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47
📄 artisan_file_list.lst
206 B
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48
📄 ncsim_waves.rc
158 B
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49
📄 ncsim.rc
11 B
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50
📄 hdl.var
247 B
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