💻 这是一个用MAX+PLUSII开发FPGA（1K30器件）开发的李沙育图形发生器（硬件描述语言部分） - 源码文件列表

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源码文件总数： 50 个
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序号
文件名
文件大小
操作
1
📄 arom.vhd
3.92 KB
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2
📄 test2.pin
7.38 KB
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3
📄 sysclock.acf
15.58 KB
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4
📄 sysclk.pof
0 B
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5
📄 phyuz.fit
6.99 KB
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6
📄 sysclock.snf
0 B
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7
📄 sysclock.sof
0 B
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8
📄 bfenpin(6).cnf
0 B
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9
📄 test(6).cnf
0 B
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10
📄 test(3).cnf
0 B
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11
📄 test2(11).cnf
0 B
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12
📄 achanle.pof
0 B
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13
📄 ader.vhd
4.09 KB
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14
📄 test2.ndb
0 B
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15
📄 top(29).cnf
0 B
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16
📄 achanle.sym
0 B
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17
📄 top.pin
7.38 KB
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18
📄 u0185993.dls
0 B
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19
📄 top(44).cnf
0 B
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20
📄 sysclk(1).cnf
0 B
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21
📄 test.gdf
0 B
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22
📄 test2(22).cnf
0 B
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23
📄 phader(2).cnf
0 B
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24
📄 mcu.acf
15.58 KB
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25
📄 achanle(4).cnf
0 B
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26
📄 u0025648.dls
0 B
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27
📄 bfenpin(2).cnf
0 B
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28
📄 bchanle.sof
0 B
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29
📄 sysclk.pin
7.38 KB
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30
📄 test(7).cnf
0 B
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31
📄 bfreyuz.sof
0 B
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32
📄 hz100.pof
0 B
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33
📄 test(1).cnf
0 B
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34
📄 bfreyuz.fit
3.08 KB
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35
📄 sysclk.sof
0 B
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36
📄 sysclock(3).cnf
0 B
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37
📄 u9965415.dls
0 B
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38
📄 u9348149.dls
0 B
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39
📄 bfreyuz.pof
0 B
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40
📄 top(41).cnf
0 B
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41
📄 top(34).cnf
0 B
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42
📄 bchanle(3).cnf
0 B
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43
📄 top(7).cnf
0 B
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44
📄 u1428599.dls
0 B
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45
📄 sysclock.ndb
0 B
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46
📄 top(14).cnf
0 B
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47
📄 test.snf
0 B
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48
📄 achanle.scf
0 B
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49
📄 ader.inc
1.46 KB
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50
📄 top(33).cnf
0 B
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