💻 很好的几个FPGA工程设计实例，Verilog编写 - 源码文件列表

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源码文件总数： 50 个
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序号
文件名
文件大小
操作
1
📃 使用说明.txt
0 B
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2
📄 uart.npl
1.2 KB
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3
📄 uart_core.vhd
7.3 KB
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4
📄 baudrate_generator_tb.vhd
2.74 KB
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5
📄 uart_package.vhd
1.63 KB
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6
📄 parity_verifier.vhd
737 B
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7
📄 parity_verifier_tb.vhd
2.39 KB
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8
📄 uart_top.vhd
7.57 KB
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9
📄 counter.vhd
976 B
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10
📄 shift_register_tb.vhd
2.61 KB
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11
📄 baudrate_generator.vhd
1.61 KB
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12
📄 switch_bus_tb.vhd
2.41 KB
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13
📄 coregen.prj
9.79 KB
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14
📄 uart.dhp
0 B
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15
📄 uart_ise5_bak.zip
0 B
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16
📄 detector_tb.vhd
2.43 KB
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17
📄 p00pl000.kis
618 B
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18
📄 uart.gfl
43 B
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19
📄 runxst_tcl.rsp
163 B
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20
📄 p00pi000.kis
618 B
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21
📄 coregen.rsp
124 B
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22
📄 p00p5000.kis
618 B
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23
📄 __projnav.log
0 B
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24
📄 coregen.log
0 B
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25
📄 uart_top_tb.vhd
3.22 KB
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26
📄 switch_bus.vhd
681 B
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27
📄 shift_register.vhd
1.13 KB
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28
📄 detector.vhd
906 B
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29
📄 switch.vhd
450 B
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30
📄 counter_tb.vhd
2.33 KB
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31
📄 automake.log
0 B
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32
📃 使用说明.txt
0 B
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33
📄 vga_defines.v
374 B
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34
📄 vga_tgen.v
1.9 KB
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35
📄 vga_vtim.v
2.72 KB
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36
📄 vga.dhp
0 B
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37
📄 vga_fifo.v
5.17 KB
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38
📄 timescale.v
25 B
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39
📄 vga_fifo_dc.v
2.52 KB
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40
📄 vga_curproc.v
6.11 KB
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41
📄 vga_enh_top.stx
2.21 KB
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42
📄 sync_check.v
3.82 KB
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43
📄 vga_csm_pb.v
2.38 KB
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44
📄 vga_enh_top.prj
332 B
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45
📄 vga_enh_top.lso
6 B
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46
📄 coregen.prj
7.3 KB
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47
📄 vga.npl
850 B
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48
📄 wb_model_defines.v
51 B
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49
📄 vga_cur_cregs.v
1.64 KB
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50
📄 test_bench_top.v
11.83 KB
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