VERILOG实现无分频时钟,包括测试文件,经过验证可用
资源简介:VERILOG实现无分频时钟,包括测试文件,经过验证可用
上传时间: 2017-05-19
上传用户:牧羊人8920
资源简介:不同方法FPGA/VERILOG实现3分频,简单易懂,便于理解
上传时间: 2014-09-05
上传用户:源弋弋
资源简介:实现同一个时钟输入,可以实现多分频,在一个时钟的驱动下
上传时间: 2014-01-17
上传用户:evil
资源简介:有实验结果,用MOSIN6编写的,是VERILOG HDL语言实现的. 练习三 利用条件语句实现计数分频时序电路 实验目的: 1. 掌握条件语句在简单时序模块设计中的使用; 2. 学习在VERILOG模块中应用计数器; 3. 学习测试模块的编写、综合和不同层次的仿真。 练习四 ...
上传时间: 2016-11-19
上传用户:mhp0114
资源简介:VERILOG语言 实现5分频程序
上传时间: 2013-12-24
上传用户:851197153
资源简介:用vhdl实现的分频器,可产生任意对主时钟的分频,从而是实现不同频率pwm的控制
上传时间: 2016-06-01
上传用户:6546544
资源简介:用VERILOG编写适中分频器 并且还有测试程序
上传时间: 2013-11-28
上传用户:dongqiangqiang
资源简介:用VERILOG编写适中分频器 并且还有测试程序
上传时间: 2013-12-17
上传用户:evil
资源简介:用VHDL语言实现六分频,并且已经通过编译和仿真。由此可举一反三,实现任意偶数次分频。
上传时间: 2015-09-19
上传用户:yyq123456789
资源简介:该程序用VHDL硬件描述语言编写而成,已调试通过,程序运行后可实现三分频,这样就用软件设计代替了硬件设计,方便,稳定,不需要硬件调试!
上传时间: 2013-12-24
上传用户:huyiming139
资源简介:CPLD_EPM7064程序,运用计数器实现的分频程序,VHDL
上传时间: 2014-01-07
上传用户:zhangjinzj
资源简介:VERILOG写的分频程序,可以对输入的频率分频
上传时间: 2016-11-01
上传用户:wfeel
资源简介:一个实现整数分频的VHDL代码,只要把n设置成你所需要的分频的数值就行
上传时间: 2016-11-23
上传用户:凤临西北
资源简介:这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器,通过两个并行进程对输入信号CLK进行8分频,占空比为1:7
上传时间: 2017-01-19
上传用户:xiaohuanhuan
资源简介:用FPGA仿真实现数控分频器,完整的工程文件
上传时间: 2014-06-18
上传用户:dyctj
资源简介:vhdl实现任意分频,在fpga上测试成功,只需修改一个变量即可实现任意分频
上传时间: 2014-01-16
上传用户:ccclll
资源简介:用VERILOG编写的三分频器代码,用modelsim测试没有问题,有问题请反馈给我
上传时间: 2017-02-26
上传用户:zhangqi
资源简介:一个简单的VHDL分频模块,可以嵌套自己的子程序实现任意分频
上传时间: 2015-05-14
上传用户:qiaoyue
资源简介:用VERILOG实现基于FPGA的通用分频器
上传时间: 2013-08-30
上传用户:xingyuewubian
资源简介:VERILOG HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
上传时间: 2015-07-18
上传用户:yulg
资源简介:用VERILOG实现基于FPGA的通用分频器
上传时间: 2015-08-20
上传用户:songrui
资源简介:这是一个数字时钟的VERILOG程序 仿真通过 能实现秒 分 时 计时
上传时间: 2013-12-19
上传用户:TF2015
资源简介:VERILOG分频器~时钟为50hmz,波特率采用9600bps~
上传时间: 2013-12-27
上传用户:lwwhust
资源简介:时钟分频电路实现精讲(19 pages)——意法半导体
上传时间: 2013-12-05
上传用户:alan-ee
资源简介:用最少的CPLD资源,用VERILOG在QuartusII7.1上实现的1280分频.
上传时间: 2016-03-18
上传用户:253189838
资源简介:实现任意小数分频的VHDL源代码,我自己写的,仿真结果是正确的,希望对大家有用!我是打算将400M的时钟分为57.344M
上传时间: 2016-03-26
上传用户:372825274
资源简介:这是关于2分频的vhdl实现和VERILOG hdl实现,都已经仿真验证了其正确性,大家可以对比参考。
上传时间: 2014-10-27
上传用户:lwwhust
资源简介:用VERILOG HDL实现的任意 频率分频器源代码,是一个通用的程序
上传时间: 2014-01-07
上传用户:alan-ee
资源简介:实用的任意时钟分频VERILOG代码 可以任意分频的!
上传时间: 2016-12-27
上传用户:watch100
资源简介:实现对时钟信号的技术分频,程序简单易懂,对于初学VHDL者来说,提供了一个良好的方法。
上传时间: 2013-12-26
上传用户:asddsd