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基于CAN总线服装吊挂流水线通信系统的研究,适合做can研究
2级流水线,使用4元件实现的22位全加器的VHDL语言实现,适用于altera的FPGA
3级流水线,含4元件的22位全加器的VHDL语言实现,适用于altera系列的FPGA
用FPGA做的跑马点灯程序: 采用VERILEG hdl 语言编写代码。
DSP流水线算法,适用于对DSP进行较深研究的人员使用
无线通信系统多天线注水算法,是非常经典的代码
流水线结构的cordic,可以输出sin/cos
流水线实现圣经,可以大幅度提高系统时钟指标,可以提高编程水平
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