时序收敛

时序收敛(英语:Timingclosure)是现场可编程逻辑门阵列、专用集成电路等集成电路设计过程中,调整、修改设计,从而使得所设计的电路满足时序要求的过程。

资源总数
500

时序收敛 热门资料

查看全部 500 份 →