按键输入模块（key）： --可编程延时发生器（数字同步机）的前端输入模块：0－9十个数字键按键输入模块原型 --前端模块：消抖 --对i0－i9十个输入端的两点要求： --（1）输入端要保证一段时间的稳定高电平 --（2）不能同时按下两个或多于两个的键 --后级模块：1、编码；2、可变模计数器 --编码模块：8线－4线（0－8 BCD码） --可变模计数器模块：以编码模块输出的32位BCD码为模值
上传时间： 2013-12-09
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血凝仪检测系统,硬件电路部分由正弦波产生模块、前级放大与滤波模块、检测线圈、锁相环同步检波模块、后级平滑滤波与放大模块、AD转换器、线圈驱动模块、单片机模块等部分组成。
上传时间： 2017-02-27
上传用户：txfyddz
中频验波是对信号进行中频直接采样和数字正交处理后,产生的I 支路和Q 支路信号序列在时间上会错开一个采样间隔,需要进行定序处理,恢复成同步输出的I、Q 两路信号序列。现代雷达普遍采用相参信号处理,而如何获得高精度基带数字正交( I , Q) 信号是整个系统信号处理成败的关键,以前通常的做法是采用模拟相位检波器得到I、Q信号,其正交性能一般为:幅度平衡在2 ％ 左右, 相位正交误差在2°左右,即幅相误差引入的镜像功率在- 34dB 左右。这限制了信号处理器性能的提高, 为此, 近年来提出了对低中频直接采样恢复I、Q 信号的数字相位检波器。随着高位、高速A/ D 的研制成功和普遍应用,使得数字相位检波方法的实现成为可能。
上传时间： 2016-12-27
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现代雷达普遍采用相参信号处理,而如何获得高精度基带数字正交( I , Q) 信号是整个系统信号处理成败的关键,以前通常的做法是采用模拟相位检波器得到I、Q信号,其正交性能一般为:幅度平衡在2 ％ 左右, 相位正交误差在2°左右,即幅相误差引入的镜像功率在- 34dB 左右。这限制了信号处理器性能的提高, 为此, 近年来提出了对低中频直接采样恢复I、Q 信号的数字相位检波器。随着高位、高速A/ D 的研制成功和普遍应用,使得数字相位检波方法的实现成为可能。 对信号进行中频直接采样和数字正交处理后,产生的I 支路和Q 支路信号序列在时间上会错开一个采样间隔,需要进行定序处理,恢复成同步输出的I、Q 两路信号序列。
上传时间： 2016-12-27
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数字同步的基本概念 同步是指通信双方的定时信号符合一定的时间关系，它又可以分为位同步、帧同步和网同步： 位同步是指通信双方的位定时脉冲信号频率相等且符合一定的相位关系。 帧同步是指通信双方的帧定时信号的频率相同且保持一定的相位关系。帧同步的作用是在同步复用的情况下，能够正确地区分每一帧的起始位置从而确定各路信号的相应位置并正确地把它们区分开来。帧同步是通过在信码中插入帧同步码来实现的。 网同步是指网络中各个节点的时钟信号的频率相等 。
上传时间： 2013-10-29
上传用户：宋桃子
sdh同步数字传送体系 PDF
上传时间： 2013-06-18
上传用户：eeworm
SDH&WDM同步数字体系设备与系统
上传时间： 2013-04-15
上传用户：eeworm
专辑类-机床电器-自控相关专辑-56册-498M SDH&WDM同步数字体系设备与系统-725页-17.3M.pdf
上传时间： 2013-07-12
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频率是电子技术领域内的一个基本参数，同时也是一个非常重要的参数。稳定的时钟在高性能电子系统中有着举足轻重的作用，直接决定系统性能的优劣。随着电子技术的发展，测频系统使用时钟的提高，测频技术有了相当大的发展，但不管是何种测频方法，±1个计数误差始终是限制测频精度进一步提高的一个重要因素。 本设计阐述了各种数字测频方法的优缺点。通过分析±1个计数误差的来源得出了一种新的测频方法：检测被测信号，时基信号的相位，当相位同步时开始计数，相位再次同步时停止计数，通过相位同步来消除计数误差，然后再通过运算得到实际频率的大小。根据M/T法的测频原理，已经出现了等精度的测频方法，但是还存在±1的计数误差。因此，本文根据等精度测频原理中闸门时间只与被测信号同步，而不与标准信号同步的缺点，通过分析已有等精度澳孽频方法所存在±1个计数误差的来源，采用了全同步的测频原理在FPGA器件上实现了全同步数字频率计。根据全同步数字频率计的测频原理方框图，采用VHDL语言，成功的编写出了设计程序，并在MAX+PLUS Ⅱ软件环境中，对编写的VHDL程序进行了仿真，得到了很好的效果。最后，又讨论了全同步频率计的硬件设计并给出了电路原理图和PCB图。对构成全同步数字频率计的每一个模块，给出了较详细的设计方法和完整的程序设计以及仿真结果。
上传时间： 2013-06-05
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频率是电子技术领域内的一个基本参数，同时也是一个非常重要的参数。稳定的时钟在高性能电子系统中有着举足轻重的作用，直接决定系统性能的优劣。随着电子技术的发展，测频系统使用时钟的提高，测频技术有了相当大的发展，但不管是何种测频方法，±1个计数误差始终是限制测频精度进一步提高的一个重要因素。 本设计阐述了各种数字测频方法的优缺点。通过分析±1个计数误差的来源得出了一种新的测频方法：检测被测信号，时基信号的相位，当相位同步时开始计数，相位再次同步时停止计数，通过相位同步来消除计数误差，然后再通过运算得到实际频率的大小。根据M/T法的测频原理，已经出现了等精度的测频方法，但是还存在±1的计数误差。因此，本文根据等精度测频原理中闸门时间只与被测信号同步，而不与标准信号同步的缺点，通过分析已有等精度澳孽频方法所存在±1个计数误差的来源，采用了全同步的测频原理在FPGA器件上实现了全同步数字频率计。根据全同步数字频率计的测频原理方框图，采用VHDL语言，成功的编写出了设计程序，并在MAX+PLUS Ⅱ软件环境中，对编写的VHDL程序进行了仿真，得到了很好的效果。最后，又讨论了全同步频率计的硬件设计并给出了电路原理图和PCB图。对构成全同步数字频率计的每一个模块，给出了较详细的设计方法和完整的程序设计以及仿真结果。
上传时间： 2013-04-24
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