扰码器

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系数为4的扰码生成器，并每四位扰码产生一个触发串并转换的触发信号，可用于4b/5b编码的触发信号。verilog程序，带test程序

2013-12-07 85 扰码器

扰码程序，利用VHDL语言实现，适合各种通信系统的扰码。

2014-01-01 178 扰码器

该算法实现的是伪随机扰码功能。但伪随机数并不是假随机数，这里的“伪”是有规律的意思，就是计算机产生的伪随机数既是随机的又是有规律的

2024-12-20 9 扰码器