广电行业中分支器插入损耗的计算方法，在广电网络设计中使用。
上传时间： 2014-06-25
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卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法，该算法译码性能好、速度快，并且硬件实现结构比较简单，是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展，使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同，因此设计可重配置的Viterbi译码器，使其能够满足多种通信系统的应用需求，具有很重要的现实意义。 本文设计了基于FPGA的高速Viterbi译码器。在对Viterbi译码算法深入研究的基础上，重点研究了Viterbi译码器核心组成模块的电路实现算法。本设计中分支度量计算模块采用只计算可能的分支度量值的方法，节省了资源；加比选模块使用全并行结构保证处理速度；幸存路径管理模块使用3指针偶算法的流水线结构，大大提高了译码速度。在Xilinx ISE8.2i环境下，用VHDL硬件描述语言编写程序，实现(2，1，7)卷积码的Viterbi译码器。在(2，1，7)卷积码译码器基础上，扩展了Viterbi译码器的通用性，使其能够对不同的卷积码译码。译码器根据不同的工作模式，可以对(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四种广泛运用的卷积码译码，并且可以修改译码深度等改变译码器性能的参数。 本文用Simulink搭建编译码系统的通信链路，生成测试Viterbi译码器所需的软判决输入。使用ModelSim SE6.0对各种模式的译码器进行全面仿真验证，Xilinx ISE8.2i时序分析报告表明译码器布局布线后最高译码速度可达200MHz。在FPGA和DSP组成的硬件平台上进一步测试译码器，译码器运行稳定可靠。最后，使用Simulink产生的数据对本文设计的Viterbi译码器的译码性能进行了分析，仿真结果表明，在同等条件下，本文设计的Viterbi译码器与Simulink中的Viterbi译码器模块的译码性能相当。
上传时间： 2013-06-23
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随着信息时代的到来，用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落，信号经信道传输后，到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码，由于它编解码结构相对固定，性能强，不但可以纠正随机差错，而且对突发错误的纠错能力也很强，被广泛应用在数字通信、数据存储系统中，以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义，而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识，重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行，接着介绍了有限域的有关理论。基于RS码传统的单倍结构，本文提出了一种八倍并行编码及九倍并行解码方案，并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展，译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构，其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理，使编解码的数据吞吐量大为提高，同时延时更小。 本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。验证及测试表明，本设计在满足编解码基本功能的基础上，能够实现数据的高吞吐量和低延时传输，达到性能指标要求。本论文在基于FPGA的RS（255，223）编解码器的高速并行实现方面的研究成果，具有通用性、可移植性，有一定的理论及经济价值。
上传时间： 2013-04-24
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自香农先生于1948年开创信息论以来，经过将近60年的发展，信道编码技术已经成为通信领域的一个重要分支，各种编码技术层出不穷。目前广泛研究的低密度奇偶校验(LDCP)码是由R.G.Gallager先生提出的一种具有逼近香农限性能的优秀纠错码，并已在数字电视、无线通信、磁盘存储等领域得到大量应用。 目前数字电视已经成为最热门的话题之一，用手机看北京奥运，已经成为每一个中国人的梦想。最近两年我国颁布了两部与数字电视有关的通信标准，分别是数字电视地面传输标准(DMB-TH)和移动多媒体(CMMB)即俗称的手机电视标准。数字电视正与每个人走得越来越近，我国预期在2015年全面实现数字电视并停止模拟电视的播出。作为数字电视标准的核心技术之一的前向纠错码技术已经成为众多科研单位的研究热点，相应的编解码芯片更成为重中之重。在DMB-TH标准中用到了LDPC码和BCH码的级联编码方式，在CMMB标准中用到了LDPC码和RS码的级联编码方式，在DVB-S2标准中用到了LDPC码和BCH码的级联编码方式。 本论文以目前最重要的三个与数字电视相关的标准：数字电视地面传输标准(DMB-TH)、手机电视标准(CMMB)以及数字卫星电视广播标准(DVB-S2)为切入点，深入研究它们的编码方式，设计了这三个标准中的LDPC码编码器，并在FPGA上实现了前两个标准的编码芯片，实现了DMB-TH标准中0.4、0.6以及0.8三种码率的复用。在研究CMMB标准中编码器设计时，提出一种改进的LU分解算法，该分解方式适合任意的H矩阵，具有一定的广泛性。测试结果表明，芯片逻辑功能完全正确，速度和资源消耗均达到了标准的要求，具有一定的商用价值。
上传时间： 2013-07-06
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ARM 指令集寄存器和处理器模式(26-bit 体系) 寄存器和处理器模式(32-bit 体系) 程序状态寄存器和操纵它的指令 寄存器装载和存储指令 算术和逻辑指令 移位操作 乘法指令 比较指令 分支指令 条件执行 软件中断指令
上传时间： 2014-01-12
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上传时间： 2013-12-16
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上传时间： 2014-01-16
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上传时间： 2014-10-12
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循环冗余校验CRC (Cyclic Redundancy Check)码是由分组线性码的分支而来，其主要应用是二元码字。编码简单且误判概率很低，在通信系统中得到了广泛的应用。循环冗余校验码是属于分组码中的一类重要的线性码，它不仅在理论上具有很好的代数结构，而且其编码和译码可以通过线性移位寄存器很容易地实现。 通过对CRC的分析和基于MATLAB工具的仿真，充分证明了CRC的检错能力很强，编码简单。
标签： Redundancy Cyclic Check CRC
上传时间： 2016-04-13
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随着现代电子和通信技术的飞跃发展，信息交流越发频繁，各种各样电子电气设备已大大影响到各个领域的企业及家庭。在微波通信领域，随着微波技术的发展，功分器作为一个重要的器件，其性能对系统有不可忽略的影响，因此其研制技术也需要不断的改进本文首先对功分器的基本理论、性能指标作了简单介绍，然后阐述了一个具体的一分六功分器的设计思路和过程，并给出了设计的电路结构、仿真结果、最后制作了版图。本文还用到了HFSS，在功分器的具体电路结构建模、仿真优化和版图的生成上如何应用，在设计过程中文中都作出了相应的说明功分器是将输入信号功率分成相等或不相等的几路输出的一种多端口网络它广泛应用于雷达系统及天线的馈电系统中。功分器按照其功率分配比有相应的设计公式可较为容易的实现。等分功分器按其分配支路的数量可分为2n+1（奇）等分和2n（偶）等分两类。后者的设计方法相对简单，只需要在最基本的一分功分器上再等分即可。对于奇等分功分器，通常惯用的设计方法是先2（n+1）等分，然后其中一路加负载，这种设计方法虽然简便，可是有着结构受限，接负载端容易影响其它端口相幅的一致性，并且插损较大随着无线通信技术的快速发展，各种通讯系统的载波频率不断提高，小型化低功耗的高频电子器件及电路设计使微带技术发挥了优势。在射频电路和测量系统如混频器、功率放大器电路中的功率分配与耦合元件的性能将影响整个系统的通讯质量在通讯设备中，功分器有着非常广泛的应用，例如在相控阵雷达系统中，要将发射机功率分配到各个发射单元中去。实际中常需要将某一功率按一定比例分配到各分支电路中。功分器种类繁多，常见的功分器有变压器式、微带式或带状线式、波导式和铁氧体式，它们各有优缺点和使用场合。
标签： hfss
上传时间： 2022-04-05
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