基于FPGA的全数字锁相环设计,内有设计过程和设计思想
标签： FPGA 全数字 锁相环
上传时间： 2013-08-13
上传用户：fqscfqj
用verilog语言编写的全数字锁相环的源代码,基于fpga平台
标签： verilog fpga 语言 编写
上传时间： 2015-06-13
上传用户：wanqunsheng
全数字锁相环ＶＨＤＬ描述并实现功能仿真，另附有图形说明
标签： 全数字 锁相环 功能仿真
上传时间： 2014-01-13
上传用户：shawvi
一种改进的全数字锁相环设计 一种改进的全数字锁相环设计
标签： 全数字 锁相环
上传时间： 2013-12-24
上传用户：stampede
比较好的技术文章《基于VHDL的全数字锁相环的设计》有关键部分的源代码。
标签： VHDL 比较 全数字 分
上传用户：362279997
技术文章《自采样比例积分控制全数字锁相环的性能分析和实现》有一定参考价值
标签： 采样 比例 控制 全数字
上传时间： 2015-08-21
上传用户：silenthink
全数字锁相环,包括ＤＰＤ，ＤＬＦ，ＤＣＯ．
上传时间： 2015-10-13
上传用户：yt1993410
智能全数字锁相环的设计用VHDL语言在CPLD上实现串行通信
标签： VHDL CPLD 全数字 串行通信
上传时间： 2014-01-08
上传用户：weiwolkt
基于VHDL的全数字锁相环的设计 有关键部分的源代码 hehe !
标签： VHDL hehe 全数字 锁相环
上传时间： 2015-12-18
上传用户：hgy9473
一个自己编写的全数字锁相环及其测试向量，比较简单但功能基本达到。
标签： 编写 全数字 测试 向量
上传时间： 2013-12-22
上传用户：xinzhch
