位同步器

一种可变位速率的位同步器的设计与仿真

大部分传统的位同步器是针对固定位速率遥测系统来设计的，这不能满足一些可变位速率遥测接收机的需求。因此，提出一种基于FPGA实现的位同步器的设计，它能适应不同位速率的遥测系统。同时，对这种位同步器的实现进行了仿真，验证其正确性和可实现性。

标签： 速率 位同步器 仿真

上传时间： 2013-10-31

上传用户：qb1993225
I0口驱动74LS164,8位同步移位寄存器

I0口驱动74LS164,8位同步移位寄存器，将data_buf的数据逐位输出到simuseri_DATA

标签： 164 74 LS 驱动

上传时间： 2014-01-24

上传用户：yuanyuan123
微分器：利用数字锁相环进行位同步信号提取的关键模块

微分器：利用数字锁相环进行位同步信号提取的关键模块

标签： 微分器位同步信号数字锁相环

上传时间： 2014-09-09

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计数器锁存器 12位寄存器带load

计数器锁存器 12位寄存器带load，clr等功能的寄存器双向脚（clocked bidirectional pin）一个简单的状态机一个同步状态机用状态机设计的交通灯控制器数据接口一个简单的UART 测试向量（Test Bench）举例：加法器源程序相应加法器的测试向量test bench）

标签： load 计数器位寄存器锁存器

上传时间： 2014-01-15

上传用户：bjgaofei
基于FPGA的海事卫星突发信号位同步检测研究及实现.rar

码元定时恢复(位同步)技术是数字通信中的关键技术。位同步信号本身的抖动、错位会直接降低通信设备的抗干扰性能，使误码率上升，甚至会使传输遭到完全破坏。尤其对于突发传输系统，快速、精确的定时同步算法是近年来研究的一个焦点。本文就是以Inmarsat GES/AES数据接收系统为背景，研究了突发通信传输模式下的全数字接收机中位同步方法，并予以实现。本文系统地论述了位同步原理，在此基础上着重研究了位同步的系统结构、码元定时恢复算法以及衡量系统性能的各项指标，为后续工作奠定了基础。首先根据卫星系统突发信道传输的特点分析了传统位同步方法在突发系统中的不足，接下来对Inmarsat系统的短突发R信道和长突发T信道的调制方式和帧结构做了细致的分析，并在Agilent ADS中进行了仿真。在此基础上提出了一种充分利用报头前导比特信息的，由滑动平均、阈值判断和累加求极值组成的快速报头时钟捕获方法，此方法可快速精准地完成短突发形式下的位同步，并在FPGA上予以实现，效果良好。在长突发形式下的报头时钟捕获后还需要对后续数据进行位同步跟踪，在跟踪过程中本论文首先用DSP Builder实现了插值环路的位同步算法，进行了Matlab仿真和FPGA实现。并在插值环路的基础上做出改进，提出了一种新的高效的基于移位算法的位同步方案并予以FPGA实现。最后将移位算法与插值算法进行了性能比较，证明该算法更适合于本项目中Inmarsat的长突发信道位同步跟踪。论文对两个突发信道的位同步系统进行了理论研究、算法设计以及硬件实现的全过程，满足系统要求。

标签： FPGA 海事卫星信号

上传时间： 2013-04-24

上传用户：yare
海事卫星突发信号位同步检测

码元定时恢复(位同步)技术是数字通信中的关键技术。位同步信号本身的抖动、错位会直接降低通信设备的抗干扰性能，使误码率上升，甚至会使传输遭到完全破坏。尤其对于突发传输系统，快速、精确的定时同步算法是近年来研究的一个焦点。本文就是以Inmarsat GES/AES数据接收系统为背景，研究了突发通信传输模式下的全数字接收机中位同步方法，并予以实现。本文系统地论述了位同步原理，在此基础上着重研究了位同步的系统结构、码元定时恢复算法以及衡量系统性能的各项指标，为后续工作奠定了基础。首先根据卫星系统突发信道传输的特点分析了传统位同步方法在突发系统中的不足，接下来对Inmarsat系统的短突发R信道和长突发T信道的调制方式和帧结构做了细致的分析，并在Agilent ADS中进行了仿真。在此基础上提出了一种充分利用报头前导比特信息的，由滑动平均、阈值判断和累加求极值组成的快速报头时钟捕获方法，此方法可快速精准地完成短突发形式下的位同步，并在FPGA上予以实现，效果良好。在长突发形式下的报头时钟捕获后还需要对后续数据进行位同步跟踪，在跟踪过程中本论文首先用DSP Builder实现了插值环路的位同步算法，进行了Matlab仿真和FPGA实现。并在插值环路的基础上做出改进，提出了一种新的高效的基于移位算法的位同步方案并予以FPGA实现。最后将移位算法与插值算法进行了性能比较，证明该算法更适合于本项目中Inmarsat的长突发信道位同步跟踪。论文对两个突发信道的位同步系统进行了理论研究、算法设计以及硬件实现的全过程，满足系统要求。

标签： 海事卫星信号位同步检测

上传时间： 2013-04-24

上传用户：zukfu
基于FPGA的新型数据位同步时钟提取(CDR)实现方法

基于FPGA的新型数据位同步时钟提取(CDR)实现方法

标签： FPGA CDR 数据位同步时钟

上传时间： 2013-08-28

上传用户：huyahui
门拴电路,4位选择器

门拴电路,4位选择器，alu,用verilog写的。

标签： 电路选择器

上传时间： 2014-01-17

上传用户：ayfeixiao
verilog 实现优化的16位比较器可以输出大于

verilog 实现优化的16位比较器可以输出大于，小于，等于。模块化设计，可扩展为32位

标签： verilog 比较器输出

上传时间： 2015-05-16

上传用户：dongbaobao
四位全家器的VHDL语言模块

四位全家器的VHDL语言模块，已经在ISE8.1上经过测试通过

标签： VHDL 家语言模块

上传时间： 2015-06-21

上传用户：lwwhust