xilinx-ISE

如何仿真IP核(建立modelsim仿真库完整解析)

　　IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。

标签： modelsim 仿真 IP核仿真库

上传时间： 2013-11-02

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标签： Xilinx Sdram VHDL 控制器

上传时间： 2014-01-14

上传用户：gdgzhym
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标签： MODELSIM ise 5.5 zip

上传时间： 2014-08-25

上传用户：youke111
51的VERILOG代码！适用于Xilinx的FPGA

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标签： VERILOG Xilinx FPGA 代码

上传时间： 2015-02-04

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xilinx virtex architecture

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标签： architecture xilinx virtex

上传时间： 2015-02-06

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xilinx virtex floorprint

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标签： floorprint xilinx virtex

上传时间： 2014-11-30

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xilinx完整的教程

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标签： xilinx 教程

上传时间： 2014-01-01

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标签： Coolrunner Interface Xilinx 8051

上传时间： 2014-01-09

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xilinx的串口仿真程序

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标签： xilinx 串口仿真程序

上传时间： 2013-12-08

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Xilinx公司网站下的SDRAM Controller的参考设计，经过验证

标签： Controller Xilinx SDRAM 网站

上传时间： 2014-01-12

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