学习FPGA的课件，内容含有软件的介绍，Altera和Xilinx芯片的介绍，以及VHDL的编程风格。和一些实例讲解。
上传时间： 2013-11-10
上传用户：胡岸888
Xilinx 高性能 CPLD、FPGA 和配置 PROM 系列具备在系统可编程性、可靠的引脚锁定以及JTAG 边界扫描测试功能。此强大的功能组合允许设计人员在进行重大更改时，仍能保留原始的器件引脚，从而避免重组 PC 板。通过利用嵌入式控制器从板载 RAM 或 EPROM 对这些CPLD 和 FPGA 编程，设计人员可轻松升级、修改和测试设计，即使在现场也是如此。
上传时间： 2013-11-03
上传用户：dongbaobao
本文着重介绍了 Xilinx Platform Flash PROM 如何帮助系统和电路板设计人员简化 FPGA 配置设计。用于配置 FPGA 的可选解决方案有很多，但它们通常都需要大量的前期设计工作和时间。Platform Flash 是为配置 Xilinx FPGA 专门设计的一款包括硬件和软件支持在内的整体解决方案。
上传时间： 2013-11-02
上传用户：lixinxiang
Cadence Allegro印制电路板设计610，作为Allegro系统互连设计平台的一个600系列产品，是一个完整的、高性能印制电路板设计套件。通过顶尖的技术，它为创建和编辑复杂、多层、高速、高密度的印制电路板设计提供了一个交互式、约束驱动的设计环境。它允许用户在设计过程的任意阶段定义、管理和验证关键的高速信号，并能抓住今天最具挑战性的设计问题。Allegro印制电路板设计610提高了设计效率和缩短设计周期,让你的产品尽快进入量产。
上传时间： 2013-11-23
上传用户：hj_18
随着HDL Hardware Description Language 硬件描述语言语言综合工具及其它相关工具的推广使广大设计工程师从以往烦琐的画原理图连线等工作解脱开来能够将工作重心转移到功能实现上极大地提高了工作效率任何事务都是一分为二的有利就有弊我们发现现在越来越多的工程师不关心自己的电路实现形式以为我只要将功能描述正确其它事情交给工具就行了在这种思想影响下工程师在用HDL语言描述电路时脑袋里没有任何电路概念或者非常模糊也不清楚自己写的代码综合出来之后是什么样子映射到芯片中又会是什么样子有没有充分利用到FPGA的一些特殊资源遇到问题立刻想到的是换速度更快容量更大的FPGA器件导致物料成本上升更为要命的是由于不了解器件结构更不了解与器件结构紧密相关的设计技巧过分依赖综合等工具工具不行自己也就束手无策导致问题迟迟不能解决从而严重影响开发周期导致开发成本急剧上升 目前我们的设计规模越来越庞大动辄上百万门几百万门的电路屡见不鲜同时我们所采用的器件工艺越来越先进已经步入深亚微米时代而在对待深亚微米的器件上我们的设计方法将不可避免地发生变化要更多地关注以前很少关注的线延时我相信ASIC设计以后也会如此此时如果我们不在设计方法设计技巧上有所提高是无法面对这些庞大的基于深亚微米技术的电路设计而且现在的竞争越来越激励从节约公司成本角度出 也要求我们尽可能在比较小的器件里完成比较多的功能 本文从澄清一些错误认识开始从FPGA器件结构出发以速度路径延时大小和面积资源占用率为主题描述在FPGA设计过程中应当注意的问题和可以采用的设计技巧本文对读者的技能基本要求是熟悉数字电路基本知识如加法器计数器RAM等熟悉基本的同步电路设计方法熟悉HDL语言对FPGA的结构有所了解对FPGA设计流程比较了解
上传时间： 2015-01-02
上传用户：refent
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2013-11-20
上传用户：563686540
针对Virtex-6 给出了HDL设计指南，其中，赛灵思为每个设计元素给出了四个设计方案元素，并给出了Xilinx认为是最适合你的解决方案。这4个方案包括：实例，推理，CORE Generator或者其他Wizards，宏支持.
上传时间： 2015-01-02
上传用户：pinksun9
本文对数字基带信号脉冲成型滤波的应用、原理及实现进行了研究。首先介绍了数字成型滤波的应用意义并分析了模拟和数字两种硬件实现方法，接着介绍了成形滤波器设计所需要MATLAB软件，以及利用ISE system generator在FPGA上进行滤波器实现的优势。文中给出了成形滤波函数的数学模型，讨论了几种常用成形滤波函数的传输特性以及对传输系统信号误码率的影响。然后介绍了本次设计中使用到的数字成形滤波器设计的几种FIR滤波器结构。把各种设计方案进行仿真，比较仿真结果，最后根据实际应用的情况并结合设计仿真中出现的问题进行分析，得出各种设计结构的优缺点以及适合应用的场合。
上传时间： 2013-10-22
上传用户：tyler
我是专业做PCB的，在线路板灾个行业呆久了，看到了上百家公司设计的PCB板，各行各业的，如有空调的，液晶电视的，DVD的，数码相框的，安防的等等，因此我从我所站的角度来说，就觉得有些PCB文件设计得好，有些PCB文件设计则不是那么理想，标准就是怎能么样PCB厂的工程人员看得一目了然，而不产生误解，导致做错板子，下面我会从PCB的制作流程来说，说的不好，请各位多多包涵！1 制作要求对于板材 板厚 铜厚 工艺 阻焊/字符颜色等要求清晰。以上要求是制作一个板子的基础，因此R&D工程师必须写清晰，这个在我所接触的客户来看，格力是做得相对好的，每个文件的技术要求都写得很清晰，哪怕就是平时我们认为最正常的用绿色阻焊油墨白色字符都写在技术要求有体现，而有些客户则是能免则免，什么都不写，就发给厂家打样生产，特别是有些厂家有些特别的要求都没有写出来，导致厂家在收到邮件之后，第一件事情就是要咨询这方面的要求，或者有些厂家最后做出来的不符要求。2 钻孔方面的设计 最直接也是最大的问题，就是最小孔径的设计，一般板内的最小孔径都是过孔的孔径，这个是直接体现在成本上的，有些板的过孔明明可以设计为0.50MM的孔，即只放0.30MM，这样成本就直接大幅上升，厂家成本高了，就会提高报价；另外就是过孔太多，有些DVD以及数码相框上面的过孔真的是整板都放满了，动不动就1000多孔，做过太多这方面的板，认为正常应该在500-600孔，当然有人会说过孔多对板子的信号导通方面，以及散热方面有好处，我认为这就要取一个平衡，在控制这些方面的同时还要不会导致成本上升，我在这里可以说个例子：我们公司有个客户是深圳做DVD的，量很大，在最开始合作的时候也是以上这种情况，后来成本对双方来说，实在是个大问题，经过与 R&D沟通，将过孔的孔径尽量加大，删除大铜皮上的部分过孔，像主IC中间的散热孔用4个3.00MM的孔代替， 这样一来,钻孔的费用就降低了，一平方就可以降几十块钱的钻孔费，对于双方来说达到了双赢；另外就是一些槽孔，比如说1.00MM X 1.20MM的超短槽孔，对于厂家来说，真的是非常之难做，第一很难控制公差，第二钻也来的槽也不是直的，有些弯曲，以前我们也做过部分这样的板子，结果几毛钱人民币的板，由于槽孔不合格，扣款1美金/块，我们也与客户沟通过这方面的问题，后来就直接改用1.20MM的圆孔。
标签： PCB
上传时间： 2015-01-02
上传用户：zaizaibang
摘要：本文简要介绍了Xilinx最新的EDK9.1i和ISE9.1i等工具的设计使用流程，最终在采用65nm工艺级别的Xilinx Virtex-5 开发板ML505 上同时设计实现了支持TCP/IP 协议的10M/100M/1000M 的三态以太网和千兆光以太网的SOPC 系统,并对涉及的关键技术进行了说明。关键词：FPGA；EDK；SOPC；嵌入式开发；EMAC；MicroBlaze 本研究采用业界最新的Xilinx 65ns工艺级别的Virtex-5LXT FPGA 高级开发平台，满足了对于建造具有更高性能、更高密度、更低功耗和更低成本的可编程片上系统的需求。Virtex-5以太网媒体接入控制器(EMAC)模块提供了专用的以太网功能，它和10/100/1000Base-T外部物理层芯片或RocketIOGTP收发器、SelectIO技术相结合，能够分别实现10M/100M/1000M的三态以太网和千兆光以太网的SOPC 系统。
上传时间： 2013-10-28
上传用户：DE2542
