wishbone

wishbone总线最先是由Silicore公司提出，己被移交给OpenCores组织维护，它通过在IP核之间建立一个通用接口完成互连。可以用于在软核、固核以及硬核之间进行互联。

这是一个连通OPB和wishbone Bus的Bridge, 能够让OPB与开源的wishbone Bus连接通信

这是一个连通OPB和wishbone Bus的Bridge, 能够让OPB与开源的wishbone Bus连接通信，从而使用基于wishbone的许多开源IP Core

标签： wishbone OPB Bus Bridge

上传时间： 2016-05-30

上传用户：woshini123456
本文主要介绍和分析了在集成芯片设计中几种常用的片上系统总线－CoreConnect 总线、MBA 总线、wishbone 总线和OCP 总线

本文主要介绍和分析了在集成芯片设计中几种常用的片上系统总线－CoreConnect 总线、MBA 总线、wishbone 总线和OCP 总线，通过比较这些总线的特性及适用范围，展望了它们的发展前景。

标签： CoreConnect wishbone 总线 MBA

上传时间： 2014-11-18

上传用户：黄华强
---- ---- ---- wishbone wishbone_BFM IP Core ---- ---- ---- ---- This file is part of the Wishbon

---- ---- ---- wishbone wishbone_BFM IP Core ---- ---- ---- ---- This file is part of the wishbone_BFM project ---- ---- http://www.opencores.org/cores/wishbone_BFM/ ---- ---- ---- ---- Description ---- ---- Implementation of wishbone_BFM IP core according to ---- ---- wishbone_BFM IP core specification document.

标签： wishbone_BFM wishbone Wishbon Core

上传时间： 2016-09-04

上传用户：lanjisu111
// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : wishbone Master Behavorial //

// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : Unknown, Use with caution! // Description Specification // General Description: 8, 16, 32-bit wishbone Master // Supported cycles: MASTER, READ/WRITE // MASTER, BLOCK READ/WRITE // MASTER, RMW // Data port, size: 8, 16, 32-bit // Data port, granularity 8-bit // Data port, Max. operand size 32-bit // Data transfer ordering: little endian // Data transfer sequencing: undefined

标签： Description Behavorial wb_master Filename

上传时间： 2014-07-11

上传用户：zhanditian
Introduce the wishbone bus .

Introduce the wishbone bus .

标签： Introduce wishbone the bus

上传时间： 2013-11-28

上传用户：lacsx
SoC-wishbone System IP核的VHDL语言源代码

SoC-wishbone System IP核的VHDL语言源代码

标签： SoC-wishbone System VHDL IP核

上传时间： 2016-12-08

上传用户：13188549192
ethernet wishbone interface

ethernet wishbone interface

标签： interface ethernet wishbone

上传时间： 2013-12-28

上传用户：h886166
wishbone 和 USB总线结构的介绍

wishbone 和 USB总线结构的介绍

标签： wishbone USB 总线结构

上传时间： 2013-12-21

上传用户：love1314
wishbone i2c master vhdl code

wishbone i2c master vhdl code

标签： wishbone master code vhdl

上传时间： 2017-02-17

上传用户：sunjet
spi wishbone bus code

spi wishbone bus code

标签： wishbone code spi bus

上传时间： 2013-12-31

上传用户：Amygdala

wishbone

这是一个连通OPB和wishbone Bus的Bridge, 能够让OPB与开源的wishbone Bus连接通信

本文主要介绍和分析了在集成芯片设计中几种常用的片上系统总线－CoreConnect 总线、MBA 总线、wishbone 总线和OCP 总线

---- ---- ---- wishbone wishbone_BFM IP Core ---- ---- ---- ---- This file is part of the Wishbon

// -- Mode: Verilog -- // Filename : wb_master.v // Description : wishbone Master Behavorial //

Introduce the wishbone bus .

SoC-wishbone System IP核的VHDL语言源代码

ethernet wishbone interface

wishbone 和 USB总线结构的介绍

wishbone i2c master vhdl code

spi wishbone bus code