vivado

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBAAXI4互联规范、IP-XACTIP封装元数据、工具命令语言(TCL)、Synopsys系统约束...

资源总数
59

vivado 热门资料

查看全部 59 份 →

时序路径时序路径由设计中instance之间的连接决定。在数字设计中，时序路径由一对时序元作sequential elements）形成，这对时序元件由一个或二个不同的时钟控制。普通时序路径在任何设计中最普通的时序路径有以下4种：1输入端口...

2022-06-16 4 vivado

Vivado可以将自己的verilog代码设计封装成IP，然后在设计中调用该ip.ip还可以配置参数

2023-02-18 6 vivado

为vivado时序约束资料讲解文档，介绍了：o 1、Vivado基本操作流程 o 2、时序基本概念 o 3、时序基本约束和流程 o 4、Baselining时序约束o 5、CDC时序约束 o 6、I/...

2022-09-13 4 vivado

难得一见的ZYBO开发全流程指南，完整覆盖Vivado工具使用与基础配置。适合初学者快速上手FPGA开发，内容涵盖项目搭建、代码调试及硬件连接要点。

2026-03-04 3 vivado

该文档为VIVADO-HLS开发工具介绍文档，是一份还算不错的参考文档，感兴趣的可以看看，，，，，，，，，，，

2022-10-01 8 vivado