接收到的符号首先经过解调器判决，输出0、1码，然后再送往译码器的形式，称为硬判决译码。即编码信道的输出是0、1的硬判决信息。
难得一见的三八译码器行为级Verilog实现，可精准控制八位输出中指定位置为0，默认全1，适合数字电路设计与验证参考。
维特比译码，来自现代通信系统matlab
2-4译码器
rs的译码器，rs译码是一个比较复杂的过程
涵盖3-8译码器的逻辑设计与实现，从基本原理到实际应用的完整讲解，适合数字电路入门学习者掌握基础逻辑器件的工作方式与使用场景。
7段译码器，是quartusII8.1项目如果安装了可以马上用
编译器代码，模型使用PL0型语言，可以用于教学和研究学习
MATLAB tcm 编译码
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