verilog learning

LVQ学习矢量化算法源程序 This directory contains code implementing the Learning vector quantization network.

LVQ学习矢量化算法源程序 This directory contains code implementing the Learning vector quantization network. Source code may be found in LVQ.CPP. Sample training data is found in LVQ1.PAT. Sample test data is found in LVQTEST1.TST and LVQTEST2.TST. The LVQ program accepts input consisting of vectors and calculates the LVQ network weights. If a test set is specified, the winning neuron (class) for each neuron is identified and the Euclidean distance between the pattern and each neuron is reported. Output is directed to the screen.

标签： implementing quantization directory Learning

上传时间： 2015-05-02

上传用户：hewenzhi
用verilog语言在fpga中实现fifo功能！

用verilog语言在fpga中实现fifo功能！

标签： verilog fpga fifo 语言

上传时间： 2015-05-02

上传用户：epson850
用cpld实现曼彻斯特编码用verilog HDL进行曼彻斯特编码

用cpld实现曼彻斯特编码用verilog HDL进行曼彻斯特编码，用于通信中

标签： verilog cpld HDL 曼彻斯特编码

上传时间： 2015-05-02

上传用户：chenbhdt
异步FIFO控制器的设计主要用于异步先进先出控制器的设计。所用语言Verilog HDL.

异步FIFO控制器的设计主要用于异步先进先出控制器的设计。所用语言Verilog HDL.

标签： Verilog FIFO HDL 控制器

上传时间： 2014-11-05

上传用户：bjgaofei
D触发器的设计主要用在时序电路中。所用语言为Verilog HDL.

D触发器的设计主要用在时序电路中。所用语言为Verilog HDL.

标签： Verilog HDL D触发器时序电路

上传时间： 2014-06-23

上传用户：ywqaxiwang
用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。

用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。

标签： Verilog HDL 全加器语言

上传时间： 2015-05-02

上传用户：zukfu
指令译码电路的设计。主要用在数字电路的设计中。所用语言为Verilog HDL.

指令译码电路的设计。主要用在数字电路的设计中。所用语言为Verilog HDL.

标签： Verilog HDL 指令译码电路

上传时间： 2015-05-02

上传用户：h886166
Verilog 的交通灯的例子。源代码中有详细的注释。

Verilog 的交通灯的例子。源代码中有详细的注释。

标签： Verilog 交通灯源代码

上传时间： 2014-11-15

上传用户：ve3344
这些是verilog的开发实例,仅供参考.实例1

这些是verilog的开发实例,仅供参考.实例1

标签： verilog 开发实例

上传时间： 2014-02-15

上传用户：yuchunhai1990
这些是verilog编程实例2,仅供参考

这些是verilog编程实例2,仅供参考

标签： verilog 编程实例

上传时间： 2015-05-04

上传用户：songnanhua