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各种基本单元的verilog模块.对初学者很有帮助的....

📅 2014-08-12

自己编写的串口UART发送的Verilog模块。与FIFO连接，可以实现自动连续发送。...

📅 2013-12-28

自己编写的串口UART的接收Verilog模块，支持中断和查询方式接收，对信号的畸变适应能力强。...

📅 2014-01-25

基本VERILOG模块，有相当多的功能，慢慢欣赏吧...

📅 2016-03-19

关于各种基本单元的verilog模块实验，适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈...

📅 2022-05-17

有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三利用条件语句实现计数分频时序电路实验目的： 1. 掌握条件语句在简单时序模块设计中的使用； 2. 学习在Ver...

📅 2016-11-19

verilog实例，用verilog模块例化方式设计一个60S的定时器。...

📅 2017-08-03

SystemVerilog 语言简介SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了...

📅 2022-07-01

verilog编写基于fpga的鉴相器模块...

📅 2013-08-19

Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，...

📅 2013-08-28

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