fpga-jpeg-vERILOG在fpga平台使用vERILOG语言进行jpeg算法实现
标签： fpga-jpeg-vERILOG vERILOG fpga jpeg
上传时间： 2013-08-28
上传用户：zoudejile
vERILOG实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。
标签： vERILOG DDS 正弦信号发生器 模块
上传用户：asdfasdfd
vERILOG HDL 编写的PWM，是初学CPLD者入门Z资源，epm7128stc100-10
标签： vERILOG HDL PWM 编写
上传时间： 2013-08-30
上传用户：aa54
dds设计，花了一个星期做的,vERILOG写的，可生成多种波形，频率范围可上M,性能不错。
标签： vERILOG dds 波形 语言
上传用户：wentianyou
用vERILOG实现基于FPGA的通用分频器
标签： vERILOG FPGA 分频器
上传用户：xingyuewubian
vERILOG 编写的I2c协议程序，用于cpld读写EEPROM
标签： vERILOG I2c 编写 协议
上传时间： 2013-08-31
上传用户：csgcd001
这是一个FPGA的实验源码，可以实现对一段音乐的播放。用vERILOG语言编写的，对初学者会有一定的帮助。
标签： vERILOG FPGA 音乐播放 实验
上传时间： 2013-09-01
上传用户：13215175592
本原码是基于vERILOG HDL语言的FPGA原程序，主要用于测频率，特点主要是可以更快地测频。实时性更高。
标签： vERILOG FPGA HDL 语言
上传用户：1417818867
采用vERILOG语言,实现了FPGA控制视频芯片的数据采集,并将数据按帧存储起来
标签： vERILOG FPGA 语言 控制
上传用户：喵米米米
pc104接口的vERILOG代码，仅供参考
标签： vERILOG 104 pc 接口
上传时间： 2013-09-03
上传用户：chukeey
