system verilog

这是CISS会议上发表的著名论文“Tensor Canonical decomposition based method for blind identification of MIMO system

这是CISS会议上发表的著名论文“Tensor Canonical decomposition based method for blind identification of MIMO system with 3-input 2-output case”的源程序，主要是讲基于张量规范分解的多天线系统的忙识别问题，里边包含了相应的文章，可以一起对照着看。

标签： identification decomposition Canonical Tensor

上传时间： 2015-10-21

上传用户：牛津鞋
本程序为Verilog扫描键盘成,然后送给51单片机处理的程序.

本程序为Verilog扫描键盘成,然后送给51单片机处理的程序.

标签： Verilog 程序 51单片机扫描键盘

上传时间： 2014-01-09

上传用户：彭玖华
流片过的risc_8051源代码 verilog语言描述的~

流片过的risc_8051源代码 verilog语言描述的~

标签： verilog risc 8051 流片

上传时间： 2013-11-30

上传用户：英雄
Verilog HDL: Magnitude For a vector (a,b), the magnitude representation is the following: A c

Verilog HDL: Magnitude For a vector (a,b), the magnitude representation is the following: A common approach to implementing these arithmetic functions is to use the Coordinate Rotation Digital Computer (CORDIC) algorithm. The CORDIC algorithm calculates the trigonometric functions of sine, cosine, magnitude, and phase using an iterative process. It is made up of a series of micro-rotations of the vector by a set of predetermined constants, which are powers of two. Using binary arithmetic, this algorithm essentially replaces multipliers with shift and add operations. In a Stratix™ device, it is possible to calculate some of these arithmetic functions directly, without having to implement the CORDIC algorithm.

标签： representation Magnitude the magnitude

上传时间： 2013-12-24

上传用户：金宜
Family Financial Management System是一个特别方便的理财系统。功能方便实用。

Family Financial Management System是一个特别方便的理财系统。功能方便实用。

标签： Management Financial Family System

上传时间： 2014-11-29

上传用户：Breathe0125
用verilog编写的risc mcu

用verilog编写的risc mcu

标签： verilog risc mcu 编写

上传时间： 2015-10-25

上传用户：baiom
用verilog语言编写的看门狗模块modulewdt

用verilog语言编写的看门狗模块modulewdt

标签： modulewdt verilog 语言编写

上传时间： 2013-12-23

上传用户：jjj0202
verilog 编写的pic16c5x时钟模块

verilog 编写的pic16c5x时钟模块

标签： verilog pic 16c 16

上传时间： 2015-10-25

上传用户：xiaodu1124
这是一个用verilog实现的除法器代码。

这是一个用verilog实现的除法器代码。

标签： verilog 除法器代码

上传时间： 2013-12-28

上传用户：wmwai1314
这是一个数字时钟的Verilog程序仿真通过能实现秒分时计时

这是一个数字时钟的Verilog程序仿真通过能实现秒分时计时

标签： Verilog 数字时钟仿真分

上传时间： 2013-12-19

上传用户：TF2015