源码文件
ddr_command.versim_par -- generated only for ProjNav status tracking Simulation Model Target: Generic_Verilog
simulation+tracking 源代码
汇集 simulation+tracking 相关的电路原理图、PCB工程文件、单片机/FPGA源代码、数据手册与应用设计方案。
收录资源 500 份
全站深度检索
共匹配 500 份工程资源
· 第 6 / 50 页
源码文件
fsm.vhdsim_par -- generated only for ProjNav status tracking Simulation Model Target: Generic_VHDL
源码文件
testmachine.vhdsim_par -- generated only for ProjNav status tracking Simulation Model Target: Generic_VHDL
源码文件
fsm.vhdsim_map -- generated only for ProjNav status tracking Simulation Model Target: Generic_VHDL
源码文件
project.vhdsim_par -- generated only for ProjNav status tracking Simulation Model Target: Generic_VHDL
源码文件
microoven.vhdsim_xlate -- generated only for ProjNav status tracking Simulation Model Target: ModelSim SE (VHDL)
源码文件
microoven.vhdsim_synth -- generated only for ProjNav status tracking Simulation Model Target: ModelSim SE (VHDL)
源码文件
microoven.vhdsim_par -- generated only for ProjNav status tracking Simulation Model Target: ModelSim SE (VHDL)
源码文件
key_number_encoder.vhdsim_par -- generated only for ProjNav status tracking Simulation Model Target: ModelSim SE (VHDL)
源码文件