介绍了Modelsim6.0的工作环境及使用流程
上传时间： 2013-12-18
上传用户：czl10052678
delphi7.0 中的IW使用范例，包含邮件收发，资料上下载
上传时间： 2013-12-24
上传用户：wpwpwlxwlx
利用Quarteus II 6.0 设计一个秒表，通过7段数码管显示，以及开关控制秒表的启停。
上传时间： 2013-12-21
上传用户：PresidentHuang
广州周立功单片机发展有限公司的EasyUSB214x动态库使用指南
上传时间： 2013-12-23
上传用户：bibirnovis
基于VHDL与QUARTUS II软件的可编程逻辑器件应用与开发
上传时间： 2017-01-12
上传用户：569815675
FastDFS集群的安装、配置、使用。包括tracker，storage，Nginx的配置。
标签： FastDFS
上传时间： 2017-03-02
上传用户：高山不再高
SVN的安装与使用 让你更快的了解 svn使用方法和基本功能
标签： SVN
上传时间： 2018-02-24
上传用户：0461648
quartus很简单的蜂鸣器例程，适合初学者使用
上传时间： 2019-01-01
上传用户：zlq9608
科大讯飞语音引擎 jar包 demo,科大讯飞语音合成引擎3.0，支持4.0系统以上，文字转语音输出。demo是Android studio 的代码。注意1.0的引擎安装基本都会失败，本人亲测这个3.0的可以使用，据说是支持4.0以上的。安装完引擎后，在设置里勾选讯飞语音，运行demo即可使用。
标签： 语音引擎
上传时间： 2021-11-05
上传用户：1208020161
FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明，使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz时钟 input rst_n //复位信号，低电平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO写数据wire wr_en; //FIFO写使能wire rd_en; //FIFO读使能wire[15:0] r_data; //FIFO读数据wire full; //FIFO满信号 wire empty; //FIFO空信号 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///产生FIFO写入的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 开始写FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO满 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///产生FIFO读的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO满, 开始读FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
上传时间： 2021-12-19
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