SP.NET经典案例源码之用户管理系统 实现用户的注册、分级管理，城市的编辑等 用户名注册后默认权限为普通权限 默认管理帐号密码为51aspx MMS为项目文件夹、DB_51aspx为数据库文件夹、附加即可。“PowerDesigner建模”目录下包含三个可运行文件MMS1.cdm，MMS.cdm，MMS.pdm分别为MMS系统的实体关系简图、实体关系图和数据库模型，使用PowerDesigner集成开发环境打开任意一个文件即可运行。 目录下的readme.doc（仅供参考）为详细说明文件
上传时间： 2017-01-23
上传用户：SimonQQ
MAX220–MAX249系列线驱动器/接收器，专为EIA/TIA- 232E以及V.28/V.24通信接口设计，尤其是无法提供±12V 电源的应用。 这些器件特别适合电池供电系统，这是由于其低功耗 关断模式可以将功耗减小到5μW以内。MAX225、 MAX233、MAX235以及MAX245/MAX246/MAX247 不需要外部元件，推荐用于印刷电路板面积有限的 应用。
上传时间： 2013-12-28
上传用户：璇珠官人
VSS的使用教程，非常实用，可以帮助我们更好使用V
上传时间： 2014-01-05
上传用户：WMC_geophy
--文件名：mine4.vhd。 --功能：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出。 --说明： SSS（前三位）和SW信号控制4种常见波形种哪种波形输出。4种波形的频率、 --幅度(基准幅度A)的调节均是通过up、down、set按键和4个BCD码置入器以及一 --个置入档位控制信号（ss）完成的（AMP的调节范围是0~5V，调节量阶为1/51V）。 --其中方波的幅度还可通过u0、d0调节输出数据的归一化幅值（AMP0）进行进一步 --细调（调节量阶为1/（51*255）V）。方波A的占空比通过zu、zp按键调节（调节 --量阶1/64*T）。系统采用内部存储器——RAM实现任意输入波形的存储，程序只支 --持键盘式波形特征参数置入存储，posting 为进入任意波置入(set)、清除（clr）状态 --控制信号，SSS控制存储波形的输出。P180为预留端口，
上传时间： 2017-02-09
上传用户：z1191176801
vlc源码，大量的access模块，如file、http、dvd、ftp、smb、tcp、dshow、mms、v4l…等等
上传时间： 2017-02-11
上传用户：silenthink
A tutorial and open source code for finding edges and corners based on the filters used in primary visual cortex.
标签： and tutorial finding corners
上传时间： 2013-12-24
上传用户：qb1993225
Create a Delaunay triangulation or Voronoi diagram by clicking points. Delaunay triangulations and Voronoi diagrams are among the most widely used data structures in the field of Computational Geometry. These are Java-oriented source codes.
标签： Delaunay triangulations triangulation clicking
上传时间： 2013-11-25
上传用户：zhaiye
1、 求当前会话的SID，SERIAL# SELECT Sid, Serial# FROM V$session WHERE Audsid = Sys_Context( USERENV , SESSIONID )
标签： SID
上传时间： 2017-02-25
上传用户：liuchee
WBMP格式图片解码器，用于解析手机EMS和MMS
上传时间： 2014-12-07
上传用户：zxc23456789
夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件，包括书中所测试的三个程序和相关数据，绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的，只有一个mcu的代码，但很多和书中的是不一样的，自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方，如clk_gen.v中clk2,clk4是没有用的，assign clk1=~clk再用clk1的negedge clk1来触发各个module也是不太好的，会使时序恶化，综合时很可能会setup vio的，所以觉得直接用clk的上升沿来触发各个module比较好
标签： TESTBENCH RISC_CPU modelsim 8位
上传时间： 2014-01-08
上传用户：ippler8
