IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则 asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库 的模块，仿真时该文件也要加入工程。
上传时间： 2014-01-05
上传用户：顶得柱
一个获取多个IP地址的例子,希望对一些初学的人有用
标签： 地址
上传时间： 2015-07-19
上传用户：xinzhch
免费的tcp ip 协议的pcb sch
上传时间： 2015-07-19
上传用户：xaijhqx
Xilinx FPGA 的IP核，实现FFT功能的
上传时间： 2013-12-12
上传用户：han_zh
通用存储器VHDL代码库,The Free IP Project VHDL Free-FIFO, Quartus standard library.
标签： VHDL Free-FIFO standard Project
上传时间： 2013-12-12
上传用户：天涯
IP输入框，IP输入框 IP输入框
标签： 输入
上传时间： 2014-01-19
上传用户：aysyzxzm
一个用户IP电话的控制程序，用于实现语音和模拟间的转换。
上传时间： 2014-11-22
上传用户：redmoons
用VHDL硬件描述语言开发的miniUART接口IP Core,用户可以将其嵌入到自己的FPGA模块中。
上传时间： 2015-07-22
上传用户：稀世之宝039
ip路由选择
标签： 路由选择
上传时间： 2013-12-31
上传用户：cxl274287265
属性约简程序： 1将roughset数据库附加到SQLServer2000数据库中 2 在system.ini中设置SQLServer2000服务器ip,若在本地，则不必设置 3 在CTR表中输入决策表 4 启动roughset_getreduce.exe求约简和规则.
标签： SQLServer 2000 roughset system
上传时间： 2013-12-26
上传用户：kernaling
