hdlc VHDL

用一片CPLD实现数字锁相环,用VHDL或V语言.

用一片CPLD实现数字锁相环,用VHDL或V语言.

标签： CPLD VHDL 数字锁相环语言

上传时间： 2014-01-07

上传用户：金宜
这是一段vhdl程序

这是一段vhdl程序，它是又桂林电子科技大学教授编写的，完成display功能。

标签： vhdl 程序

上传时间： 2013-12-27

上传用户：manking0408
这是一段vhdl程序

这是一段vhdl程序，它是由桂林电子科大编写，完成stack功能

标签： vhdl 程序

上传时间： 2015-09-21

上传用户：luke5347
这是一段vhdl程序

这是一段vhdl程序，它是由桂林电子科大编写，完成contral功能

标签： vhdl 程序

上传时间： 2015-09-21

上传用户：sardinescn
这是一段vhdl程序

这是一段vhdl程序，它是由桂林电子科大编写，完成alarm－display功能

标签： vhdl 程序

上传时间： 2013-12-15

上传用户：baitouyu
利用VHDL语言开发一个UART的源代码

利用VHDL语言开发一个UART的源代码，极具帮助价值！

标签： VHDL UART 语言源代码

上传时间： 2013-12-06

上传用户：xiaodu1124
vhdl代码写的一个密码锁程序

vhdl代码写的一个密码锁程序，用EPM7064SLC44-10就可以实现

标签： vhdl 代码密码锁程序

上传时间： 2015-09-22

上传用户：qiao8960
3des的VHDL实现

3des的VHDL实现，适用于quartus环境

标签： 3des VHDL

上传时间： 2015-09-23

上传用户：小码农lz
Verilog and VHDL状态机设计

Verilog and VHDL状态机设计，英文pdf格式 State machine design techniques for Verilog and VHDL Abstract : Designing a synchronous finite state Another way of organizing a state machine (FSM) is a common task for a digital logic only one logic block as shown in engineer. This paper will discuss a variety of issues regarding FSM design using Synopsys Design Compiler . Verilog and VHDL coding styles will be 2.0 Basic HDL coding presented. Different methodologies will be compared using real-world examples.

标签： Verilog VHDL and 状态

上传时间： 2013-12-19

上传用户：change0329
it is a plural multiplication,use VHDL language compile.

it is a plural multiplication,use VHDL language compile.

标签： multiplication language compile plural

上传时间： 2015-09-24

上传用户：ikemada