一个实现简单的数字锁相环Verilog代码，本人借鉴网上现有的代码后经修改在Cyclone II上调通实现，里面有ModelSim仿真成功的波形图
上传时间： 2014-01-22
上传用户：003030
本文介绍了一种全新的LED显示屏控制解决方案，主要使用Altera cyclone飓风FPGA和16位凌阳单片机SPCE061A作为主控器件，采用较普遍的74LS595作为LED 显示屏显示驱动芯片。
上传时间： 2016-04-13
上传用户：dyctj
银行排队的数学模型的实现 问题： n银行有n个窗口对外营业，每个窗口一次只能接待一个客户 n客户的到达时间和处理业务的时间不同（可随机产生） n利用链表队列模拟总的处理过程和处理时间 n假设 n不允许插队，不同客户的交接时间忽略不计 策略I: 策略 客户先选择无人窗口办理 如果没有，就选择人数最少的窗口排队 讨论 人数最少未必能最快得到处理 如果客户发现其他窗口的排队人数少于本窗口认输，他是否排过去 策略II: 策略 客户到达后取号等待 哪个窗口处理完毕，即处理下一个号的客户 讨论 某些客户的等待时间会减少？ 总等待时间是否会减少？ 策略III: 策略 专门开一个窗口处理大客户 大客户与其他客户选号系统不一样 大客户的处理时间超过某个阀值 若大客户窗口无客户可暂时处理其他客户 讨论 哪些客户的等待时间会减少？ 总等待时间是否会减少
上传时间： 2014-11-26
上传用户：qweqweqwe
This a c_based JATG.This code assumes that you have a JTAG parallel cable connected to your PC // Works with Xilinx parallel III or Altera ByteBlasterMV/
标签： This connected parallel c_based
上传时间： 2014-01-17
上传用户：guanliya
利用VHDL语言实现在，altera 公司的cyclone芯片上实现数字信号的2psk调制解调功能
上传时间： 2014-01-25
上传用户：xymbian
UART16550兼容的串行通讯控制器，Verilog语言描述，采用Altera Cyclone系列芯片实现FPGA综合，因为FIFO部分利用到内部资源实现。已经在某项目中成功应用，特此推出。
上传时间： 2016-06-14
上传用户：change0329
SD card controller can just read data using 1 bit SD mode. I have written this core for NIOS2 CPU, Cyclone, but I think it can works with other FPGA or CPLD. Better case for this core is SD clock = 20 MHz and CPU clock = 100 MHz (or in the ratio 1:5). If you have a wish you can achieve this core. Good luck
标签： controller written NIOS2 using
上传时间： 2016-08-12
上传用户：王楚楚
1，原创 cyclone 2开发板，希望能对FPGA电子爱好者有一点设计帮助。 2，本PCB可以与开发者自己的PCB实现扩展。 3，注意接口已经提供5v,-5v，+3.3v,+1.2v输出。 4，带一个LED显示器，多路拨动开关，一个复位健。 5，晶振源兼容5种封装，其中一种是支持9v、5W高精度恒温晶振。 6，fpga内部2个PLL相互连接可以实现0－200MHz内任意频率输出。
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上传时间： 2013-11-27
上传用户：wang0123456789
这是一个用VHDL语言描述的I2C自动配置模块，使用了来自opencores.org的I2C核，已在altera的cyclone芯片上调试通过
上传时间： 2013-12-19
上传用户：一诺88
FPGA开发板的原理图很详细的，主要是ALTERA公司的CYCLONE，用protel画的，
上传时间： 2013-12-19
上传用户：Thuan
