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实时检测cpu利用率，并将采集结果写入文件

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Verilog HDL编写的CPU模型，很经典，比较通用

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这个源码的CPU为PIC16C54，为子节约成本采用端口复用。

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CPU设计中的controlunit源码，其中附带了时序仿真。通过Sequencing Logic 产生 control_signals,具体的信号可在controlsignal.mif文件中直接修改。

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