booth
共 49 篇文章
booth 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 49 篇文章，持续更新中。
Booth_算法的16×16_并行乘法器
Booth_算法的16×16_并行乘法器，大家共同交流
一种64位浮点乘加器的设计与实现
·摘要： 乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用.论文针对PowerPC603e微处理器系统,基于SMIC 0.25μm 1P5M CMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使用改进Booth算法、平衡的4-2压缩器构成的Wallace树形结构、先行进位加法器的支持IEEE-754标准的64bi
基于改进4-2压缩结构的32位浮点乘法器设计
· 摘要： 本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘.整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.
低功耗高速乘法器
改进型booth华莱士树的低功耗、高速并行乘法器的设计
纹理映射算法研究与FPGA实现
纹理映射在计算机图形计算中属于光栅化阶段，处理的是像素，主要的特点是数据的吞吐量大，对实时系统来说转换的速度是一个关键的因素，人们寻求各种加速算法来提高运算速度。传统的方法是用更快的处理器，并行算法或专用硬件。随着数字技术的发展，尤其是可编程逻辑门阵列(FPGAs)的发展，提供了一种新的加速方法。FPGAs在密度和性能上都有突破性的发展，当前的FPGA芯片已经能够运算各种图形算法，而在速度上与专用
基于跳跃式Wallace树的低功耗32位乘法器
为了提高乘法器的综合性能，从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积，利用跳跃式Wallace树结构进行部分积压缩，通过改进的LING加法器对压缩结果进行求和。在FPGA
OFDM信道估计模块运算部件的FPGA设计
正交频分复用(OnIlogonaJ Frequency Division Multiplexing，OFDM)技术通过将整个信道分为多个带宽相等并行传输的子信道，通过将信息经过子信道独立传输来实现通信，子信道的正交性可以保证最大限度的利用频谱资源。OFDM系统通过循环前缀来消除符号间干扰(ISI)，通过IDFT/DFT调制解调降低了系统实现的复杂度。由于其频谱利用率高，抗多径能力强，在多种通信场合
OFDM信道估计模块运算部件的FPGA设计.rar
正交频分复用(OnIlogonaJ Frequency Division Multiplexing，OFDM)技术通过将整个信道分为多个带宽相等并行传输的子信道，通过将信息经过子信道独立传输来实现通信，子信道的正交性可以保证最大限度的利用频谱资源。OFDM系统通过循环前缀来消除符号间干扰(ISI)，通过IDFT/DFT调制解调降低了系统实现的复杂度。由于其频谱利用率高，抗多径能力强，在多种通信场合
纹理映射算法研究与FPGA实现.rar
纹理映射在计算机图形计算中属于光栅化阶段，处理的是像素，主要的特点是数据的吞吐量大，对实时系统来说转换的速度是一个关键的因素，人们寻求各种加速算法来提高运算速度。传统的方法是用更快的处理器，并行算法或专用硬件。随着数字技术的发展，尤其是可编程逻辑门阵列(FPGAs)的发展，提供了一种新的加速方法。FPGAs在密度和性能上都有突破性的发展，当前的FPGA芯片已经能够运算各种图形算法，而在速度上与专用
16QAM基带Modem的FPGA芯片设计
本文对16QAM基带Modem的FPGA芯片设计进行了研究与论述.首先介绍了16QAM调制的原理和16QAM基带Modem的FPGA芯片总体设计,以及一些FPGA设计的基本原则.接着介绍了高性能滤波器的FPGA设计方法,并采用多相结构滤波器和分布式算法(DA)设计了发送端平方根升余弦滚降滤波器.然后介绍了自适应盲均衡器的设计,该均衡器是一个复数结构的横向滤波器,采用复用抽头的结构来节省资源,本文对
Radix 4 Booth Multiplier
Radix 4 Booth Multiplier
Booth multiplication
Booth multiplication
实现17位加法
实现17位加法，利用一个16位超前进位加法器和一个一位全加器构成的一个有进位输入和进位输出的17加法器，并且16位加法器利用的使四位超前进位加法器构成。它在booth乘法器设计中经常用到。可以使初学者对模块的调用了解更加透彻。
java实现booth算法
java实现booth算法，
简单的无符号乘法就是“移位加”。
基于verilog的booth算法的乘法器
基于verilog的booth算法的乘法器
Booth multiplier written in verilog
Booth multiplier written in verilog
18bit的booth乘法器 采用booth2编码 Wallace压缩树 以及超前进位结合进位选择的36bit高性能加法器
18bit的booth乘法器
采用booth2编码
Wallace压缩树
以及超前进位结合进位选择的36bit高性能加法器
Booth Algorithm 是一種較簡潔的有號數字相乘的方法
Booth Algorithm 是一種較簡潔的有號數字相乘的方法，即利用位元掃描方式，跳過00、11以增快速度
54x54-bit Radix-4 Multiplier based on Modified Booth Algorithm
54x54-bit Radix-4 Multiplier
based on Modified Booth Algorithm
xilinx里的乘法器ip核程序
xilinx里的乘法器ip核程序，booth乘法
wallace tree算法 4-2压缩编码 超前进位加法