Verilog实现电子时钟模块，输入60Hz时钟信号和复位，输出时分秒，共6位，每位7段输出用于驱动
标签： Verilog 电子时钟 模块
上传时间： 2015-08-13
上传用户：王楚楚
Verilog实现，UDP描述带有异步复位的正边沿触发D触发器，test测试通过
标签： Verilog
上传时间： 2013-12-27
上传用户：yulg
Verilog实现，串转并通过fifo再并转串，可以满足输入速率自由输出的一半时，输出仍可持续发送
上传用户：妄想演绎师
I2C总线Verilog实现源码，可以完整实现I2C bus的基本功能
标签： Verilog I2C 总线 源码
上传用户：anng
usb1.1的对sd卡的读写的Verilog代码,攻大家参考设计.
标签： Verilog usb 1.1 读写
上传时间： 2015-08-14
上传用户：清风冷雨
advanced digital design with the Verilog hdl
标签： advanced digital Verilog design
上传时间： 2013-12-15
上传用户：爺的气质
我收藏的北京大学的Verilog的PPT,希望对大家有用,这是1-9章,随后上传剩下的
标签： Verilog 大学 家
上传时间： 2014-11-24
上传用户：wfl_yy
16位加法器的流水线计算,Verilog代码，用于FPGA平台。
标签： Verilog 加法器 代码 流水线
上传时间： 2013-12-18
上传用户：维子哥哥
Viterbi算法的Verilog源代码。
标签： Viterbi Verilog 算法 源代码
上传时间： 2014-01-07
上传用户：asdfasdfd
SPI协议的VHDL/Verilog语言实现。
标签： Verilog VHDL SPI 协议
上传时间： 2015-08-16
上传用户：baiom
