Verilog+Code

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verilog程序，实现两个16bit数乘法，采用booth算法，基于状态机实现，分层次为datapath和controller两个子模块，testBench测试通过

2015-08-13 79 Verilog+Code

verilog实现，UDP描述带有异步复位的正边沿触发D触发器，test测试通过

2013-12-27 122 Verilog+Code

verilog实现，串转并通过fifo再并转串，可以满足输入速率自由输出的一半时，输出仍可持续发送

2015-08-13 84 Verilog+Code