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Verilog语言

此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块

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用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能

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用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。

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verilog hdl 快速入门,里面包含很多有用的硬件描述语言的程序

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以verilog HDL 语言编写的一首歌曲

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verilog硬件描述语言进行开发的一些实际经验

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verilog硬件描述语言编程规范

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用Verilog HDL 语言编写的播放梁祝的程序

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verilog HDL硬件描述语言电子书

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用Verilog HDL 语言写的在LCD液晶上显示文字的源程序

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