Verilog源码

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verilog实现2-16倍频源码，具体可根据时钟周期调整

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用verilog写的贪吃蛇的代码，可以在fpga上跑起来

2023-04-06 6 Verilog源码

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2025-02-06 2 Verilog源码

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2024-10-14 6 Verilog源码

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2024-10-14 3 Verilog源码

奇偶校验码的VERILOG源码，为MODELSIM下的一个工程。有测试文件。

2014-01-22 169 Verilog源码

包含（2,1,7）卷积码编码、译码各种模块，使用Verilog hdl语言编写，还有测试文件

2022-11-05 8 Verilog源码

2017-07-05 25 Verilog源码