Verilog+Code

使用Verilog写的SRAM的控制程序，仅供参考！

2016-12-12 106 Verilog+Code

Verilog作业：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。

2014-01-21 96 Verilog+Code

用verilog HDL实现I2C Master Controller 的设计，包括主程序设计和测试程序设计

2014-01-04 40 Verilog+Code

通用异步FIFO设计的verilog代码，来自于opencore

2016-11-18 37 Verilog+Code

2016-11-24 199 Verilog+Code

2016-11-24 75 Verilog+Code

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2016-11-26 130 Verilog+Code

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