VHDL-CPLD

VHDL-CPLD技术是现代数字系统设计的核心,通过VHDL语言实现复杂逻辑功能在CPLD器件上的高效编程。适用于从基础教学到工业控制、通信设备等广泛领域。掌握VHDL-CPLD不仅能够提升您的硬件描述语言技能,还能增强解决实际工程问题的能力。本站提供6041个精选资源,涵盖教程、实例代码及项目案例...

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利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点

2013-08-11 117 VHDL-CPLD

本文介绍一种以CPLD[1]为核心、以VHDL[2]为开发工具的时间控制器,该控制器不仅具有时间功能,而且具有定时器功能,能在00:00~23:59之间任意设定开启时间和关闭时间,其设置方便、灵活,广泛应用于路灯、广告灯箱、霓虹灯等处的定时...

2013-08-16 69 VHDL-CPLD