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用VHDL 语言描述频率计的设计,其开发均在FPGA中
用VHDL语言编写的三人表决器,多数服从少数,或者一致通过。
简单明了的VHDL程序实现24小时计时时钟!
vhdl语言入门设计
VHDL语言编写的FIR滤波器源码\r\n对于嵌入式设计者有很好的指导作用\r\n
VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
这是利用VHDL语言编写的关于ADC0809的程序,编的很不错
VHDL语言编写的时钟显示代码,简短而又易懂,个人觉得很不错
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