VHDL设计

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应用VHDL设计的8b10b 编码器，对串行数据的高速传输有用。

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vhdl to verilog语言的编程设计，很有参考价值。

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vhdl经典源代码——时钟设计，入门者必须掌握

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用VHDL设计的3-8译码器，精简~！

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我上期做的VHDL设计方案，用于在FPGA或CPLD中实现HDB3的编码

2015-03-10 110 VHDL设计

基于VHDL语言的多种分频程序

2013-10-27 36 VHDL设计