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vhdl经典源代码——时钟设计,入门者必须掌握
用VHDL设计的3-8译码器,精简~!
我上期做的VHDL设计方案,用于在FPGA或CPLD中实现HDB3的编码
基于VHDL语言的多种分频程序
可综合的vhdl设计特点.pdf
多功能数字钟的VHDL设计
VHDL 与数字电路设计 PDF版
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