VHDL建模

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EDA中常用模块VHDL程序，不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ，25分频=2HZ，10分频=5HZ。稍微改变程序即可实现)

2015-03-22 53 VHDL建模

本设计在USB2.0接口芯片FT2232H的同步FIFO模式下，利用FPGA作为外部主控制器实现和FT2232H内部的FIFO进行控制，以实现数据的高速传输。该模块可普遍适用于基于USB2.0接口的高速数据传输或采集中

2023-03-16 4 VHDL建模