VERilog

VERilogHDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VERilogHDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由GatewayDesignAutomation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。[1]

用VERilog实现滤波器的功能

用VERilog实现滤波器的功能，通过软件综合仿真，在利用FPGA实现

标签： VERilog 滤波器

上传时间： 2013-12-14

上传用户：lanhuaying
ALTERA sdram vhdl与VERilog参考设计

ALTERA sdram vhdl与VERilog参考设计

标签： VERilog ALTERA sdram vhdl

上传时间： 2014-01-03

上传用户：赵云兴
用VERilog写的很好的cpu core

用VERilog写的很好的cpu core

标签： VERilog core cpu

上传时间： 2015-04-17

上传用户：海陆空653
初学VERilog HDL时找的好资料大家共享

初学VERilog HDL时找的好资料大家共享

标签： VERilog HDL 家

上传时间： 2015-04-19

上传用户：wfeel
一个很好的利用VERilog编程实现的cpu程序

一个很好的利用VERilog编程实现的cpu程序，一定要好好利用。

标签： VERilog cpu 编程实现程序

上传时间： 2015-04-20

上传用户：luopoguixiong
是VERilog例子。初级适用。包括了简单的例子。

是VERilog例子。初级适用。包括了简单的例子。

标签： VERilog

上传时间： 2013-12-25

上传用户：lixinxiang
VERilog HDL程序

VERilog HDL程序，对硬件开发有兴趣或需要的朋友赶快down下来

标签： VERilog HDL 程序

上传时间： 2014-12-09

上传用户：com1com2
openaccess与VERilog互相转化时所用的源代码

openaccess与VERilog互相转化时所用的源代码，在安装了openaccess的windows和linux上都可以使用。

标签： openaccess VERilog 转化源代码

上传时间： 2015-04-23

上传用户：maizezhen
用VERilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能

用VERilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能

标签： VERilog DHL 语言编写

上传时间： 2013-12-15

上传用户：维子哥哥
pic cpu source code. it is writed in the VERilog source code. it can work on the 40Mhz high speed.

pic cpu source code. it is writed in the VERilog source code. it can work on the 40Mhz high speed.

标签： source code the VERilog

上传时间： 2014-01-22

上传用户：曹云鹏

VERilog

用VERilog实现滤波器的功能

ALTERA sdram vhdl与VERilog参考设计

用VERilog写的很好的cpu core

初学VERilog HDL时找的好资料大家共享

一个很好的利用VERilog编程实现的cpu程序

是VERilog例子。初级适用。包括了简单的例子。

VERilog HDL程序

openaccess与VERilog互相转化时所用的源代码

用VERilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能

pic cpu source code. it is writed in the VERilog source code. it can work on the 40Mhz high speed.