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VERILOG

VerilogHDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VerilogHDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由GatewayDesignA...

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VERILOG 全部资料 500 份

一个好用的I2C接口master的verilog程序。

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2013-12-31 44 VERILOG

一个视频信号输入的verilog源代码

一个视频信号输入的verilog源代码，里面含有相关的使用文档。

2013-12-25 35 VERILOG

一个超前进位加法器的Verilog实现

一个超前进位加法器的Verilog实现，内含测试文件，可以综合，非常有参考价值

2014-01-04 166 VERILOG

Content Addressable Memory 的verilog源代码。经过modelsim仿真。

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2013-12-31 68 VERILOG

ARM_显示器_键盘_源代码verilog examples resource code

ARM_显示器_键盘_源代码\verilog examples resource code

2014-01-03 148 VERILOG

EPP和51的接口逻辑Verilog源代码.rar

EPP和51的接口逻辑Verilog源代码.rar

2013-12-06 86 VERILOG

数字时钟显示模块,用VERILOG HDL 实现

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2016-03-03 87 VERILOG

基于Verilog HDL设计的多功能数字钟

基于Verilog HDL设计的多功能数字钟，有兴趣的

2013-11-26 122 VERILOG

特权《Verilog边码边学》视频教程全集

01 001 Vivado下载与安装.flv 02 002 Notepad++安装与设置.flv 03 003 Modelsim安装配置与库编译.flv 04 004 Modelsim自动仿真环境搭建.flv 05 101 组合逻辑与时序逻...

2021-08-25 VERILOG

异步时钟域多位Handshake传输Verilog代码

在数字电路设计中，常用Handshake将多比特数据在不同时钟域之间传输，多比特数据传输必须考虑亚稳态和数据比特之间的同步。本模块实现了多比特数据在两个时钟域之间的稳定可靠传输，并带有传输完成信号。数据位宽可配置。

2026-03-05 3 VERILOG

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