VERILOG

VerilogHDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VerilogHDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由GatewayDesignA...

共 3,086 份资源
源代码 6,383

VERILOG 热门资料

查看全部 3,086 份 →
PDF文档

学习7段数码显示译码器、十六进制计数器以及顶层连接模块的Verilog设计； 2、掌握组合逻辑，时序逻辑以及用例化语句实现顶层模块的Verilog设计方法； 3、熟悉QuartusⅡ的整个设计流程，仿真方法，引脚锁定，下载及...

1 次下载

VERILOG 源代码

查看全部 6,383 份 →
verilog+
verilog
verilog
verilog+
verilog
verilog

VERILOG技术资料简介

VerilogHDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VerilogHDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由GatewayDesignAutomation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。[1]