利用EDA工具MAX-PlusII的VDHL输入法，输入VHDL程序，实现2位计数器，在七段译码器上以十进制显示：0、1、2、3、0、...。时钟信号使用83管脚。采用自动机状态转换方式设计该计数器；建立相应仿真波形文件，并进行波形仿真；分析设计电路的正确性。
标签： MAX-PlusII VDHL EDA 输入法
上传时间： 2014-01-25
上传用户：ZJX5201314
用VDHL写的25阶对称FIR滤波器.适合新手学习参考
上传时间： 2022-04-23
上传用户：moh2000
用fpga实现的DA转换器，有说明和源码，VDHL文件。\\r\\nA PLD Based Delta-Sigma DAC\\r\\nDelta-Sigma modulation is the simple, yet powerful,\\r\\ntechnique responsible for the extraordinary\\r\\nperformance and low cost of today s audio CD\\r\\nplayers. The simplest Delta-Sigm
上传时间： 2013-08-21
上传用户：dudu1210004
用fpga实现的DA转换器，有说明和源码，VDHL文件。 A PLD Based Delta-Sigma DAC Delta-Sigma modulation is the simple, yet powerful, technique responsible for the extraordinary performance and low cost of today s audio CD players. The simplest Delta-Sigma DAC consists of a Delta-Sigma modulator and a one bit DAC. Since, both of these components can be realized using digital circuits, it is possible to implement a low precision Delta-Sigma DAC using a PLD.
上传时间： 2016-06-10
上传用户：bjgaofei
输入输入输出的程序，是VDHL的，输入输出的程序，是VDHL的，输入输出的程序，是VDHL的，
上传时间： 2017-08-12
上传用户：haohaoxuexi
小波变换的vhdl代码实现，主要用于图像去噪这块，欢迎下载
上传时间： 2017-04-15
上传用户：恩佐cs
数字时钟主要由：分频器、扫描显示译码器、六十进制计数器（或十进制计数器与六进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的1Hz计时脉冲，除此之外，整个数字时钟还需要有启动信号和置数信号，以便使数字时钟能随意停止和启动
上传时间： 2017-08-22
上传用户：15873863579
