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大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟
大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟,数码显示,74ls138,8,4位计数器,d,rs触发器,加法器,交通灯等,此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚
2013-12-23
88
片机开发系统演示程序 - 8位数码管显示 */ /* */ /* 8位数码管从左至右显示 0-7
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2014-01-27
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VHDL实现 8051 CPU核 Oregano Systems 8-bit Microcontroller IP-Core
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2013-12-22
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