一个简单状态机的.v文件
一个简单状态机的.v文件,含testbench...
一个简单状态机的.v文件,含testbench...
crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v ...
altera fpga verilog 设计的基于查找表的DCT程序及zigzag扫描程序,已经过matlab 和modelsim 验证,文件中包含TESTBENCH ,直接可用...
我用VHDL写的正弦,用FPGA内部ROM,有仿真testbench,在quartus里可以运行。在板子里已经验证...
脉冲宽度调制,VHDL代码编写,包括QUARTUSII和MODELSIM工程以及testbench...